數字電路試卷zongjuan

1、數字電路試卷 圖1一、單項選擇題（將正確答案填入答題欄內。每小題1分，共15分）1、 下列3個數對應的十進制數最大的是（ ）A、308 B、101102 C、001010008421 D、152、已知TTL電路如右圖1所示，則輸出函數表達式為（   ）   A、B   B、AB   C、A+B   D、A+B圖23、右圖2所示的電路，輸出F的狀態(tài)是（  ）   A、A     B、A     C、

2、1     D、04、下列表示邏輯函數的方法中，形式不唯一的是（ ） A、真值表 B、卡諾圖 C、邏輯圖5、邏輯函數化簡的結果是（ ） A、唯一的 B、不唯一 C、A和B都不對6、邏輯函數F(A,B,C)=AB+BC+AC的最小項標準式為（  ）   A、F(A,B,C)=m(0,2,4)   B、F(A,B,C)=m(1,5,6,7)   C、F(A,B,C)=m(0,2,3,4)   D、F(A,B,C)=m(2,4,6,7)7、圖示卡諾圖的標準或與式是（

3、60; ）。（A為權值高位）   A、M(0,1,3,5,7,9)   B、M(0,1,2,5,6,9)   C、M(2,4,6,8,10,11,12,13,14,15)   D、M(3,4,7,8,10,11,12,13,14,15)8、TTL與非門的多余腳懸空等效于（ ） A、1 B、0 C、VCC D、VEE8、能夠傳輸模擬信號的是（ ） A、三態(tài)門 B|、OC門 C、CMOS傳輸門9、可以與總線相接的邏輯門是（ ）A、 OC門 B、OD門 C、CMOS三態(tài)門10、可以實現線與邏輯門是（ ） A、OC門 B、

4、三態(tài)門 C、傳輸門11、組合電路（ ） A、有記憶功能 B、沒有記憶功能 C、有時有記憶功能，有時沒有記憶功能12、以下哪一條不是消除競爭冒險的措施（ ） A、接入濾波電路 B、利用觸發(fā)器 C、加入選通脈沖 D、修改邏輯設計12、優(yōu)先編碼器的編碼（ ） A、是唯一的 B、不是唯一的 C、A和B都不對13、一塊數據選擇器有三個地址輸入端，則它的數據輸入端應有（ ） A、3 B、6 C、8 D、114、一個T觸發(fā)器，在T=1時，來一個時鐘脈沖后，則觸發(fā)器（ ） A、保持原態(tài) B、置0 C、置1 D、翻轉15、主從觸發(fā)器的觸發(fā)方式是（ ） A、CP=1 B、CP上升沿 C、CP下降沿 D、分兩次處理

5、15、一片四位二進制譯碼器，它的輸出函數有（ ） A、1個 B、8個 C、10個 D、16個8、設某函數的表達式F=A+B，若用4選1多路選擇器（數據選擇器）來設計，則數據端D0D1D2D3的狀態(tài)是（  ）。（設A為權值高位）   A、0001   B、1110   C、0101   D、10109、設兩個四位二進制數A3A2A1A0和B3B2B1B0，問圖示電路完成的功能是（  ）   A、兩個四位二制數相加   B、兩個四位二制數相減 

6、60; C、兩個四位二制數大小比較   D、兩個四位二制數同比較10、已知電路如(a)圖所示，設觸發(fā)器初態(tài)為0，則輸出波形為(b)圖中的（  ）  11、邊沿觸發(fā)器的觸發(fā)方式為（ ） A、上升沿觸發(fā) B、下降沿觸發(fā) C、可以是上升沿觸發(fā)，也可以是下降沿觸發(fā)12、能夠存儲0，1的器件是（ ） A、TTL門 B、CMOS傳輸門 C、觸發(fā)器13、時序電路某一時刻的輸出狀態(tài)，與該時刻之前的輸入信號（ ） A、有關 B、無關 C、有關無關均可14、構成時序電路，存儲電路（ ） A、必不可少 B、可以沒有 C、可有可無15、n級觸發(fā)器構成的環(huán)形計數器，其有

7、效循環(huán)的狀態(tài)數據為（ ） A、n個 B、2n個 C、2n-1個 D、2n個16、74LS160十進制計數器它含有的觸發(fā)器的個數是（ ） A、1個 B、2個 C、4個 D、6個16、ROM電路由地址譯碼器和存儲體構成，若譯碼器有十個地址輸入線，則最多可有（ ）個字 A、10 B、102 C、210 D、10413、靜態(tài)RAM記憶信息，主要是依靠（  ）   A、節(jié)點電容的存貯   B、交叉耦合觸發(fā)器   C、固定的結構   D、輸入電阻14、用戶對ROM編程之后，覺得不滿意，還要改寫，應選（ ） A、固定R

8、OM B、可編程的PROM C、可擦可編程的EPROM14、微分型的單穩(wěn)電路要求輸入脈寬（  ）輸出定時脈寬。   A、小于     B、等于     C、大于     D、無關于15、對于大規(guī)模集成電路RAM來說，其操作模式為（  ）   A、可讀可寫   B、可讀不能寫   C、可以讀不能寫   D、不能讀和寫16、施密特非門和一般非門相比（ ） A、前

9、者的抗干擾能力強 B、后者的抗干擾能力強 C、二者的抗干擾能力一樣17、555定時器構成的施密特觸發(fā)器在電源電壓為15伏時，其回差電壓等于（ ） A、15V B、10V C、5V18、組合型PLA是由（ ）構成 A、與門陣列和或門陣列 B、一個計數器 C、一個或陣列 D、一個寄存器一、選擇題（每小題1分，共15分）1八進制數的十六制數是_。A. B. C. D. 2.下列邏輯函數中，與（A+B）(A+C)等價的是_。A. F=AB B.F=A+B C. A+BC D. F= B+C3函數F的卡諾圖如圖1-1，其最簡與或表達式是_。A. B. C. D. ABCD0001111000011110

10、111111圖1-1 44:10線譯碼器，輸入信號端有_個。 A. 10 B. 2 C. 3 D.4 5用四選一數據選擇器實現函數Y=，應使_。A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=06 圖1-2所示的組合邏輯電路，其函數表達式為_。A BABBDDCFC DSRQQ 圖1-2 圖1-37時序電路中不可缺少的部分為_。A. 組合電路 B. 記憶電路 C. 同步時鐘信號 D. 組合電路和記憶電路 8與非門構成的基本RS觸發(fā)器如圖1-3 所示，欲使該觸發(fā)器保持現態(tài)，即，則輸入信號應為_。AS=R=0

11、 BS=R=1 CS=1，R=0 DS=0，R=1 9n個觸發(fā)器構成的計數器中，有效狀態(tài)最多有_個。A.n B.2n C.2n-1 D. 2n10把一個五進制計數器與一個四進制計數器串聯可得到 進制計數器。A.4 B.5 C.9 D.2011.下面不屬于簡單可編程邏輯器件的是_。AEPROM BPAL CISP DGAL 12下面器件中，_是易失性存儲器。A. FLASH B.EPROM C.DRAM D.PROM 13雙向數據總線常采用_ 構成。A. 數據分配器 B. 數據選擇器 C. 三態(tài)門 D. 譯碼器14FPGA采用邏輯單元陣列結構，由三個基本模塊陣列組成。_是系統(tǒng)的核心。A. 可組態(tài)

12、邏輯塊 B. 通用邏輯塊C. 可編程互連連線 D. 可編程互連連線15數字系統(tǒng)的初步設計通常指_。A.設計控制器 B.設計ASM 圖 C. 子系統(tǒng)的設計 D.子系統(tǒng)的劃分一、選擇題（每小題1分，共15分）1.八進制數(573.7)8的十六進制數是_。A.(17C.7)16 B.( 17C.E)16 C. (17B.7)16 D. (17B.5)16 2.與最小項相鄰的邏輯最小項有_個。A. 1 B. 2 C. 4 D.153.函數F(ABCD)=m(0,2,8,10,13,15)，它的最簡與或表達式F=_。A. B. C. D. 4._ 電路在任何時刻只能有一個輸入端有效。A.普通二進制編碼器

13、 B.優(yōu)先編碼器 C.七段顯示譯碼器 D. 二進制譯碼器5.能實現從多個輸入端中選出一路作為輸出的電路稱為_。A.觸發(fā)器 B.計數器 C.數據選擇器 D.譯碼器6.八路數據選擇器如圖1-1所示，該電路所實現的邏輯函數是_。A BC D 圖1-17.下列觸發(fā)器中，沒有約束條件的是_。A基本RS觸發(fā)器 B.主從RS觸發(fā)器 C.鐘控RS觸發(fā)器 D.邊沿D觸發(fā)器8.若將D觸發(fā)器的D端連在端上，經100個脈沖作用后，它的次態(tài)，則現態(tài)應為_。A=0 B. =1 C.與現態(tài)無關 D.以上都不對9.用反饋移位寄存器產生11101000序列，至少需要_個觸發(fā)器。A2 B3 C4 D810.某時序邏輯電路的波形如

14、圖1-2所示，由此判定該電路是_。 A. 二進制計數器 B. 十進制計數器 C. 移位寄存器 D. 以上均不是圖1-2 11.以下四種類型的半導體存儲器中，以傳輸同樣多的字為比較條件，則讀出數據傳輸率最高的是_。A B. C閃速存儲器 D 12.一個ROM其共有10根地址線，8根位線（數據輸出線），則其存儲容量為_。A10×8 B102×8 C10×82 D210×813.可編程邏輯器件PLD，其內部均由與陣列和或陣列組成。其中，不是與陣列可編程的器件有_。A. ROM B.PLAC. PAL D.GAL14.使用PROM和FPLA實現組合邏輯時，要將邏

15、輯表達式分別寫成_。A. 最小項之和、最小項之和 B. 最簡與-或式、最簡與-或式C. 最簡與-或式、最小項之和 D.最小項之和、最簡與-或式15.數字系統(tǒng)中使用通用寄存器的目的是_。A保存更多的數據 B減少訪問存儲器，提高運行速度 C保存狀態(tài)信號 D保存控制信號1.(9)10的余3碼是_。A1011 B1010 C1100 D10012.最小項的邏輯相鄰項是_。AABCD B. C. D. 3.測得某邏輯門輸入A、B和輸出F的波形如下圖1-1，則F(A，B)的表達式是_。A.F=AB B.F=A+B C. D.4.一位全加器（FA）的輸入信號是_；輸出信號是_。A，；， B，；， C1，1，

16、1；， D0，0，0；，5.8:3線優(yōu)先編碼器（74LS148）中，8條數據輸入線同時有效時，優(yōu)先級最高為線，則輸出線的值應是_。A 000 B010 C101 D1116.組合邏輯電路消除競爭冒險的方法有_。A.修改邏輯設計 B.在輸出端接入濾波電容C.后級加緩沖電路 D.屏蔽輸入信號的尖峰干擾7.Moore和Mealy型時序電路的本質區(qū)別是_。A.沒有輸入變量 B.當時的輸出只和當時電路的狀態(tài)有關，和當時的輸入無關 C.沒有輸出變量 D. 當時的輸出只和當時的輸入有關，和當時的電路狀態(tài)無關8. 8位移位寄存器，串行輸入時經 個脈沖后，8位數碼全部移入寄存器中。A.1 B.2 C.4 D.8

17、9.對于JK觸發(fā)器（特性方程），若J=K，則可完成 觸發(fā)器的邏輯功能。A.RS B.D C.T D.T10.采用對稱雙地址結構尋址的10241的存儲矩陣有_。A10行10列 B5行5列 C32行32列 D1024行1024列 11.FLASH是指_。A閃速存儲器 B一次可編程只讀存儲器 C光擦可編程只讀存儲器 D掩模式只讀存儲器12.用若干RAM實現位擴展時，其方法是將_相應的并聯在一起。A地址線 B數據線 C片選信號線 D讀/寫線13.若一塊線路板上裝有多塊ISP器件，可對它們總的安排_接口即可。A2個 B多個 Cn+1個 D1個14.用PLA進行邏輯設計時，應將邏輯函數表達式變換成_。A.

18、異或表達式 B.與非表達式C.最簡“與或”表達式 D.標準“或與”表達式15.數字系統(tǒng)是指_。A計數器 B邏輯子系統(tǒng)的集合物 C寄存器 D加法器二、判斷題1、高電平用邏輯1表示，低電平用邏輯0表示是負邏輯（ ）。2、若兩個邏輯式相等，它們的對偶式不一定相等（ ）。3、傳輸延遲時間短的邏輯門的工作速度就一定快的說法是（ ）。4、譯碼是編碼的逆過程。編碼是唯一的，譯碼也一定是唯一的說法是（ ）。5、觸發(fā)器有兩個穩(wěn)定狀態(tài)，一個是現態(tài)，另一個是次態(tài)的說法是（ ）。6、寄存器能夠長期存儲二值代碼的說法是（ ）。7、并形加法器、數值比較器、算術邏輯單元屬組合電路的說法是（ ）。8、隨機存取存儲器可以一次寫

19、幾個字，字的位數也是隨意的說法是（ ）。9、RAM的位擴展和字擴展可以同時進行的說法是（ ）。10、多諧振蕩器的輸出沒有穩(wěn)定狀態(tài)，而且輸出脈沖波形為矩形波的說法是（ ）。11、多諧振蕩器不用觸發(fā)信號就能產生矩形波的說法是（ ）。二、填空題（每小題2分，共18分）1布爾代數的基本規(guī)則有代入規(guī)則，_和對偶規(guī)則。2用卡諾圖法化簡邏輯函數比布爾代數法更容易得到最簡的邏輯函數表達式，缺點是_受一定的限制。3數據分配器是一種單路輸入，_輸出的邏輯構件。4組合邏輯電路在結構上不存在輸出到輸入的_，且電路的輸出與_輸入狀態(tài)無關。5某移位寄存器的時鐘脈沖頻率為100KHz，欲將存放在該寄存器中的數左移8位，完成

20、該操作需要_時間。6采用一對一法進行狀態(tài)編碼時，10個狀態(tài)需要用_個觸發(fā)器實現。7RAM和ROM有三組信號線，它們是地址線，控制線，_。8ispLSI 1032的I/O單元工作于輸出狀態(tài)時，其中有輸出緩沖，_和_。9控制器的控制過程可以用_圖表示出來，它能和實現它的硬件很好地對應起來1. 最基本的三種邏輯運算是_。2. 利用吸收法AABA，FABABCD（EF）的簡化表達式為_。3. 編碼器的邏輯功能是對處理的輸入信號賦予_，它實現一對多譯碼。4. 根據已知組合邏輯電路圖，找出其輸入與輸出關系，確定在什么樣的輸入取值組合下，對應的輸出為1，這種過程稱為_。5. 時序電路的描述方程通常有輸出方程

21、、_方程和激勵方程。6. 同步時序邏輯電路按其輸入與輸出的關系不同，分為_和_兩類。7. RAM的存儲矩陣有64行，64列，其存儲容量為_個存儲元。8. PLD稱為_，它是有與陣列和_組成的可編程陣列組成。9. 數字系統(tǒng)由_、邏輯系統(tǒng)和_三大部分組成。1. 同一個邏輯門電路，如果在正邏輯定義下實現“與非”功能，那么在負邏輯定義下實現_功能。2. 利用并項法AA1，ABCABC的簡化表達式為_。3. 七段譯碼驅動器用于顯示十個阿拉伯數字09，數碼管可采用_電路或_電路。4. 數據選擇器是一種_輸入，單路輸出的邏輯構件。5. D觸發(fā)器的次態(tài)方程是Qn+1 _。6. 時序電路的描述方程通常有輸出方程

22、、狀態(tài)方程和_方程。7. 常用的寄存器存儲部件有寄存器堆，_和_。8. 一個5變量的與陣列， 列線是_條，一個與門的輸入線是_條，最多有_個編程點。9. 由頂向下的設計過程，實際上是把_劃分成若干個分任務的過程。三、簡答題（每小題2分，共6分）1、因為D觸發(fā)器的特性方程Qn+1=D，所以說任何時刻Q和D的狀態(tài)都相同是否正確？為什么？2、試說明能否將與非門、或非門、異或門當做反相器使用？如果可以，各輸入端應如何連接？3、試比較TTL電路CMOS電路的優(yōu)、缺點。4、什么叫競爭冒險現象？當門電路的兩個輸入端同時向相反的邏輯狀態(tài)轉換時（即一個從0變成1，另一個從1變成0），輸出端是否一定有干擾脈沖產生？5、試述施密特觸發(fā)器的工作特點和主要用途？6、試說明單穩(wěn)態(tài)觸發(fā)器的工作特點和主要用途？四、分析題（共9小題，合計43分） 1、電路如圖所示，DA、DB均為硅二極管，其導通壓降為0.7V，在下列幾種情況下，用內阻為20k/V的萬用表測B點和Y點的電壓，試問各應多少伏？（5分）（1）A端接0.3V，B端懸空；（2）A端接2k，B端接3V。2、試寫出