基于過(guò)采樣技術(shù) CDR 分析及應(yīng)用

1、基于過(guò)采樣技術(shù)CDR分析及應(yīng)用*尹勇生*1 胡永華1 高明倫12(1合肥工業(yè)大學(xué)微電子研究所（485信箱） 合肥 230009 2南京大學(xué)物理系微電子設(shè)計(jì)研究所 南京 210093)*E-mail:摘要：在串行數(shù)據(jù)通信領(lǐng)域中，過(guò)采樣法CDR是一種便于單芯片集成、具有快速同步特點(diǎn)的低成本數(shù)字技術(shù)。文中經(jīng)過(guò)理論分析給出了一個(gè)基于過(guò)采樣技術(shù)的時(shí)鐘數(shù)據(jù)恢復(fù)電路（CDR）設(shè)計(jì)。該設(shè)計(jì)采用4倍過(guò)采樣技術(shù)并使用多數(shù)判決規(guī)則從輸入數(shù)據(jù)位流中提取時(shí)鐘和恢復(fù)數(shù)據(jù)。實(shí)驗(yàn)結(jié)果表明在至少1/4位寬抖動(dòng)容差范圍內(nèi)，傳輸系統(tǒng)滿足面向USB應(yīng)用的差錯(cuò)率設(shè)計(jì)要求。該分析與設(shè)計(jì)過(guò)程對(duì)其他計(jì)算機(jī)外圍串行通信的實(shí)現(xiàn)也有一定程度的借鑒

2、意義。 關(guān)鍵詞：時(shí)鐘數(shù)據(jù)恢復(fù)，過(guò)采樣，NRZIAnalysis and Application of CDR Circuit Using OversamplingYin Yongsheng*1, Hu Yonghua1 and Gao Minglun12(1Institue of VLSI Design, Hefei University of Technology, Hefei 230009, P. R. China 2 Institute of VLSI Design, NanjingUniversity, Nanjing 210093, P. R. China)Abstract: In

3、serial data communication domain, clock and data recovery (CDR) using oversampling is a low-cost “fast retiming” technique that is capable of monolithic implementation using standard digital CMOS process. This paper presents a CDR circuit based on oversampling. The design uses 4x oversampling rate,

4、that is, a FSM is constructed to get four equidistant samples per bit cell then extract clock and data from input data dreams uses a majority decision algorithm. The simulation results show that the specified bit error rate oriented to USB2.0 is achieved in the presence of at least 1/4 bit cell jitt

5、er. We believe that the analysis and design are useful for other serial data communication of computer peripherals. Keywords: Clock and data recovery, oversampling, NRZI1. 引言與并行傳輸方式相比，串行傳輸只需要一條傳輸通路，同時(shí)避免了并行通路之間的精確匹配問(wèn)題。因此，數(shù)字通信中的中遠(yuǎn)距離數(shù)據(jù)傳輸系統(tǒng)大都采用串行傳輸方式，如同步光纖網(wǎng)（SONET, Synchronous optical network）和以太網(wǎng)1。近來(lái)，隨著

6、傳輸速率的增加，像計(jì)算機(jī)-外設(shè)間互連和芯片-芯片間互連這樣一些以前采用并行傳輸方式的應(yīng)用也改為采用串行傳輸。相應(yīng)的一些標(biāo)準(zhǔn)也隨之出臺(tái)，如USB、IEEE1394和PCI Express等。在串行數(shù)據(jù)傳輸中，數(shù)據(jù)在固定定時(shí)信號(hào)的控制下進(jìn)行傳送；又由于通道資源的限制，一般不會(huì)在數(shù)據(jù)之外另傳送定時(shí)信息。因此對(duì)接收端來(lái)說(shuō)，唯一能夠區(qū)別被傳送數(shù)據(jù)位信息的依據(jù)就是各數(shù)據(jù)位在時(shí)間上的次序。在傳送速率、碼元寬度恒定的前提下，接收端必須從數(shù)據(jù)位流中提取出時(shí)鐘和數(shù)據(jù)信息，從而可以在所提取時(shí)鐘信號(hào)控制下對(duì)數(shù)據(jù)做進(jìn)一步處理，如解碼、串并轉(zhuǎn)換等。這個(gè)過(guò)程叫時(shí)鐘數(shù)據(jù)恢復(fù)（CDR, Clock Data Recovery）

7、，或者叫位同步2。*通常有兩種方法用來(lái)實(shí)現(xiàn)CDR，鎖相環(huán)法（PLL, Phase-Locked Loop）和過(guò)采樣法（Oversampling）。鎖相環(huán)法是通過(guò)反饋環(huán)路將接收端的時(shí)鐘沿與從輸入數(shù)據(jù)位流中檢測(cè)到的邊沿對(duì)齊，從而提取時(shí)鐘并用提取的時(shí)鐘采樣數(shù)據(jù)位流來(lái)恢復(fù)數(shù)據(jù)。過(guò)采樣法則是以本地高于系統(tǒng)速率幾倍的采樣速率在一個(gè)數(shù)據(jù)位寬度內(nèi)采樣多次，然后再根據(jù)某種判決算法從多次采樣的數(shù)據(jù)中恢復(fù)出正確的時(shí)鐘和數(shù)據(jù)。兩者根本的區(qū)別在于PLL試圖在數(shù)據(jù)位時(shí)間間隔內(nèi)最優(yōu)化的一點(diǎn)上采樣數(shù)據(jù)，而過(guò)采樣法則是通過(guò)隨機(jī)的等距離多次采樣來(lái)獲得額外的數(shù)據(jù)信息，以做進(jìn)一步處理。一般情況下，過(guò)采樣法主要用于低速通信，如計(jì)算機(jī)之

8、間或者計(jì)算機(jī)外圍通信，而PLL法則應(yīng)用于電信領(lǐng)域。部分原因是因?yàn)镻LL有助于消除時(shí)鐘抖動(dòng)（Jitter），而過(guò)采樣法不僅不能減少抖動(dòng)，還將自身產(chǎn)生的抖動(dòng)也加入到數(shù)據(jù)位流中去。但過(guò)采樣法是一種易于設(shè)計(jì)、便于用標(biāo)準(zhǔn)CMOS工藝做單芯片集成的低成本數(shù)字技術(shù)，更重要的是它能夠滿足一些接收模塊所要求的快速同步。相比之下，PLL在同步速度方面要受到同步建立時(shí)間的約束。近來(lái)計(jì)算機(jī)外設(shè)的傳輸速率有很大的提高，如USB2.0國(guó)家自然科學(xué)基金資助項(xiàng)目，批準(zhǔn)號(hào)90307011已達(dá)到480Mbps3，但過(guò)采樣法被證明仍然可以適用于這樣的傳輸速率。過(guò)采樣法可以分為兩種：一種是用幾倍于發(fā)送時(shí)鐘頻率的本地參考時(shí)鐘對(duì)數(shù)據(jù)位流

9、采樣，可以叫時(shí)間過(guò)采樣；另一種是用本地產(chǎn)生的多相時(shí)鐘對(duì)數(shù)據(jù)位流采樣，也叫空間過(guò)采樣，其采樣倍數(shù)取決于相位差。顯然，后者更適用于高速率的接收端。2. 相關(guān)工作文獻(xiàn)4基于概率分析比較了PLL法和過(guò)采樣法的特點(diǎn)和性能。在推導(dǎo)差錯(cuò)率的過(guò)程中，不僅考慮了加性噪聲的影響，還引入了采樣時(shí)間不確定性或者說(shuō)抖動(dòng)帶來(lái)的影響。分析結(jié)果表明，在理想的無(wú)抖動(dòng)或抖動(dòng)非常小的情況下PLL產(chǎn)生比過(guò)采樣更小的差錯(cuò)率，而在抖動(dòng)稍大的情況下則相反。這說(shuō)明PLL消除抖動(dòng)的性能如何是評(píng)價(jià)兩者表現(xiàn)的關(guān)鍵。另外，由于推導(dǎo)結(jié)果的過(guò)程是全解析式分析過(guò)程，所以該結(jié)果表達(dá)式也可以用來(lái)預(yù)測(cè)所有基于PLL和過(guò)采樣CDR的誤比特率（BER）。在遵守G比

10、特速率串行化/反串行化標(biāo)準(zhǔn)中關(guān)于抖動(dòng)容差規(guī)定的前提下，文獻(xiàn)5研究了用過(guò)采樣法實(shí)現(xiàn)CDR的若干問(wèn)題。作者證明采樣速率并不是影響CDR性能的主要因素，而如何以合理的硬件代價(jià)、采用好的判決算法在有限采樣點(diǎn)中拾取正確數(shù)據(jù)才是問(wèn)題的關(guān)鍵。與文獻(xiàn)4不同，作者用統(tǒng)計(jì)模擬結(jié)果的方法來(lái)驗(yàn)證BER。文獻(xiàn)6給出了一個(gè)用空間過(guò)采樣法恢復(fù)數(shù)據(jù)的例子。輸入的數(shù)據(jù)位流被本地多相時(shí)鐘以3倍的過(guò)采樣速率采樣，然后相位拾取邏輯從諸多采樣數(shù)據(jù)中恢復(fù)出正確數(shù)據(jù)。該相位拾取算法先在一個(gè)3字節(jié)的數(shù)據(jù)窗口中根據(jù)位電平轉(zhuǎn)換的點(diǎn)數(shù)累計(jì)值確定位邊界，再根據(jù)位邊界拾取中間位置數(shù)據(jù)作為被恢復(fù)數(shù)據(jù)。最終該芯片通過(guò)8:1時(shí)分復(fù)用多路選擇器在0.5um

11、CMOS工藝下實(shí)現(xiàn)了4.0Gbps的傳輸速率。3. 設(shè)計(jì)符合USB規(guī)范的過(guò)采樣CDR 3.1 USB協(xié)議的相關(guān)規(guī)定USB(Universal Serial Bus)使用不歸零反轉(zhuǎn)（NRZI, Non Return to Zero Invert）編碼和差動(dòng)信號(hào)傳輸數(shù)據(jù)，這可以幫助保證數(shù)據(jù)的完整性并降低噪聲。NRZI編碼是單極性空號(hào)差分碼，屬于相對(duì)編碼類型。這種編碼方案要求遇到“0”轉(zhuǎn)換，遇到“1”保持，所以接收端只要檢測(cè)是否有電平轉(zhuǎn)換就可以鑒別發(fā)送的數(shù)據(jù)，而不像絕對(duì)碼那樣需要比較信號(hào)電平和門檻電平后才能得到數(shù)據(jù)2。這在噪聲環(huán)境中有助于提高數(shù)據(jù)傳輸?shù)目煽啃?。但是?dāng)數(shù)據(jù)包含長(zhǎng)串連續(xù)的“1”時(shí)，非歸零

12、碼呈現(xiàn)連續(xù)固定電平，而導(dǎo)致無(wú)法提取定時(shí)信息，所以USB協(xié)議引入了位填充機(jī)制以解決這個(gè)問(wèn)題：發(fā)送端要在連續(xù)六個(gè)“1”之后插入一個(gè)“0”填充位到數(shù)據(jù)位流中；接收端則在連續(xù)接收六個(gè)位寬的同一固定電平后識(shí)別出填充位并舍棄之。為在抖動(dòng)容差的許可范圍內(nèi)（加減1/4位寬）對(duì)數(shù)據(jù)位流正確解碼，USB規(guī)范推薦使用4倍過(guò)采樣技術(shù)恢復(fù)數(shù)據(jù)。表1是USB 2.0規(guī)范給出的全速傳輸抖動(dòng)預(yù)算值，既包括發(fā)送端產(chǎn)生的抖動(dòng)，也包括接收端自身產(chǎn)生的抖動(dòng)。USB對(duì)抖動(dòng)的定義如圖1所示，其來(lái)源包括：差動(dòng)驅(qū)動(dòng)器延遲所造成的兩個(gè)差動(dòng)信號(hào)邊沿不匹配、內(nèi)部時(shí)鐘源的抖動(dòng)、噪聲及其他隨機(jī)因素。圖中的成對(duì)差動(dòng)數(shù)據(jù)轉(zhuǎn)換是指當(dāng)前JK/KJ轉(zhuǎn)換之后仍然

13、是JK/KJ轉(zhuǎn)換的情況，而連續(xù)差動(dòng)數(shù)據(jù)轉(zhuǎn)換則指連續(xù)的J或者連續(xù)的K狀態(tài)。表1 USB全速傳輸抖動(dòng)預(yù)算3 Table 1 USB full-speed jitter budget 3Jitter sourceFull-speedNext transitionEachTotalSource driver jitter 2.0 2.0 1.0 1.0Source frequency tolerance 0.21bit 1.5 3.0Source jitter total 3.54.0Hub jitter3.0 15.0 1.05.0Jitter specification18.5 9.00.21bi

14、t 3.0Data Lines圖1 USB數(shù)據(jù)抖動(dòng)的定義3 Fig. 1 USB data jitter taxonomy 33.2 基于過(guò)采樣技術(shù)CDR的分析如上述，文獻(xiàn)4基于加性噪聲信號(hào)模型分別分析了PLL和過(guò)采樣CDR相對(duì)不同信噪比和抖動(dòng)的BER表現(xiàn)。信號(hào)模型為u(t|m)=s(t|m)+n(t)A,t=0,m=0s(t|m)=A,t=0,m=1(1) 0,|t|T/2其中n(t)為一隨機(jī)過(guò)程，為獨(dú)立的隨機(jī)變量，分別代表加性噪聲和信號(hào)抖動(dòng)。在n(t)是高斯過(guò)程且服從正態(tài)分布的前提下，PLL法的差錯(cuò)率解析式為PPLLerr=12×+T/2(2)Tdy×erf/22其中誤

15、差函數(shù)erf(x)=2xezdz。前提同上，在3倍等距過(guò)采樣且采用多數(shù)判決規(guī)則時(shí)，過(guò)采樣CDR的差錯(cuò)率為Perr(t0)P(t0)Pos+P(t0)P+err(t0)err=f(t0)×(3)其中， +P+err(t0)Perr(t0)2Perr(tP(t+0)0)Perr(t0)t0=0P(t)=dxf±err0n(x),Perr(t0)=Perr(t0±Ts(t0|1)由式（2）（3）得到圖2。從圖中可以看出，在方差>0的情況下，過(guò)采樣的差錯(cuò)率比PLL要小。即使考慮了PLL會(huì)減小甚至消除抖動(dòng)，那么兩者的表現(xiàn)至少也是相當(dāng)?shù)摹?.3 USB接口芯片中CDR的

16、設(shè)計(jì)根據(jù)上述Braunisch的分析，我們有理由基于4倍過(guò)采樣技術(shù)和多數(shù)判決規(guī)則設(shè)計(jì)適用于USB的CDR，并保證其差錯(cuò)率符合USB規(guī)范。Braunisch關(guān)于BER的推導(dǎo)是基于3倍過(guò)采樣的多數(shù)判決算法（3個(gè)采樣點(diǎn)中采樣值相同的2個(gè)決定所提取數(shù)據(jù)值），由此容易推斷本文中基于4倍過(guò)采樣（4個(gè)采樣點(diǎn)中采樣值相同的3個(gè)決定所提取數(shù)據(jù)值）的多數(shù)判決所產(chǎn)生的BER會(huì)更低，足以滿足USB規(guī)定的BER10-12。圖2 PLL與過(guò)采樣差錯(cuò)率對(duì)比圖 =0, 0.5, 1, 2, 10 4Fig. 2 Probability of error for PLL and oversampling undervariou

17、s degrees of time uncertainty. =0, 0.5, 1, 2, 10 4Sync patternPIDInformationCRCEOPPackage圖3 USB 數(shù)據(jù)包格式 Fig. 3 USB package formatUSB的數(shù)據(jù)包格式如圖3。包頭是同步序列，之后是有效數(shù)據(jù)，最后是包結(jié)束符。同步序列在USB低速、全速和高速等不同傳輸速率下提供的定時(shí)信息使得接收端能夠同步于輸入數(shù)據(jù)位流。但在當(dāng)前設(shè)計(jì)中只考慮全速（12Mbps）這一種情況。根據(jù)USB協(xié)議，全速CDR的抖動(dòng)容差應(yīng)為20ns，約占位寬83.3ns的四分之一。為滿足此要求，我們?cè)O(shè)計(jì)了一個(gè)基于4倍過(guò)采樣

18、CDR的狀態(tài)機(jī)，采樣及抖動(dòng)容差的分析如圖4。在隨機(jī)等距4倍采樣時(shí)，抖動(dòng)容差至少可以達(dá)到1/4位寬（21ns），能夠滿足USB協(xié)議要求的20ns。在圖中抖動(dòng)存在的情況下提取數(shù)據(jù)要依靠多數(shù)判決算法，該算法在狀態(tài)機(jī)中實(shí)現(xiàn)。圖5 CDR狀態(tài)轉(zhuǎn)移 Fig. 5 CDR state transitionsCDR電路的狀態(tài)轉(zhuǎn)移如圖5示。這里共定義了12個(gè)狀態(tài)。理想的無(wú)抖動(dòng)情況下，每個(gè)位單元被采樣4次，提取“1”的狀態(tài)轉(zhuǎn)移為S4Æ S5Æ S6Æ S7-> S4/ S0，提取“0”的狀態(tài)轉(zhuǎn)移為S0Æ S1Æ S2Æ S3-> S0/ S4

19、。抖動(dòng)容差為1/4位寬時(shí)，提取“1”的狀態(tài)轉(zhuǎn)移為S4Æ S5Æ S6-> S0和S4Æ S5Æ S6Æ S7Æ S4- >S5/S8，提取“0”的狀態(tài)轉(zhuǎn)移為S0Æ S1Æ S2-> S4和S0Æ S1Æ S2Æ S3Æ S0- >S1/S8。這樣，抖動(dòng)容差足以滿足USB要求。為進(jìn)一步增加系統(tǒng)的健壯性， 將S1Æ S2和 S5Æ S6設(shè)計(jì)為無(wú)條件狀態(tài)轉(zhuǎn)移，從而使沿縮短位寬方向的抖動(dòng)容差增至1/2位寬。其余狀態(tài)Sa和 Sb的作用是監(jiān)視U

20、SB總線閑置狀態(tài)（Sa），然后在檢測(cè)到總線恢復(fù)狀態(tài)（全速數(shù)據(jù)K狀態(tài)）后轉(zhuǎn)入上述各CDR工作狀態(tài)。進(jìn)一步經(jīng)狀態(tài)分配（表2）后，該狀態(tài)機(jī)可以直接從二進(jìn)制狀態(tài)碼的bit1提取定時(shí)信息，從bit2恢復(fù)所傳輸數(shù)據(jù)。3.4 模擬結(jié)果根據(jù)以上敘述，我們用Verilog 語(yǔ)言對(duì)該CDR狀態(tài)機(jī)做了RTL級(jí)描述，圖6是CDR電路在所設(shè)表2 狀態(tài)分配 Fig. 2 State assignment000101圖6 CDR在USB接口芯片中的應(yīng)用 Fig. 6 CDR applied to USB interface計(jì)USB接口芯片中的應(yīng)用示例，圖7是電路的布局布線后模擬波形。圖6中灰色模塊為上述狀態(tài)機(jī)；NRZI解碼

21、模塊使用恢復(fù)的時(shí)鐘做數(shù)據(jù)同步（具體采樣時(shí)刻可以在一個(gè)位寬范圍內(nèi)調(diào)節(jié)）；系統(tǒng)時(shí)鐘在本地時(shí)鐘和恢復(fù)時(shí)鐘之間切換，不僅用于接收數(shù)據(jù)還用于發(fā)送數(shù)據(jù)。圖7中信號(hào)與圖6中信號(hào)相對(duì)應(yīng)，分別如下：local_clk是本地48M參考時(shí)鐘；4_dvr_clk是local_clk的四分頻時(shí)鐘，在芯片中用來(lái)發(fā)送數(shù)據(jù)；sys_clk是rcv_clk和4_dvr_clk切換的結(jié)果；rcv_clk是從輸入數(shù)據(jù)中提取的時(shí)鐘；os_state為狀態(tài)機(jī)狀態(tài)；data_in為輸入數(shù)據(jù)；ata_valid標(biāo)識(shí)數(shù)據(jù)包有效信息的起始。波形顯示了一個(gè)完整數(shù)據(jù)包恢復(fù)的情況。前8位數(shù)據(jù)是同步序列，其后是有效包信息。當(dāng)ata_valid信號(hào)有效

22、時(shí)，sys_clk切換到與rcv_clk同步以接收數(shù)據(jù)，其余時(shí)刻與4_dvr_clk同步。為此搭建的測(cè)試平臺(tái)驗(yàn)證了在抖動(dòng)容差范圍內(nèi)CDR電路工作正常，在此不作過(guò)多敘述。4 結(jié)論本文在理論分析的基礎(chǔ)上描述了一個(gè)基于過(guò)采樣技術(shù)時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)。雖然具體實(shí)現(xiàn)是面向一個(gè)USB接口芯片，但文章提供的分析與設(shè)計(jì)過(guò)程對(duì)其他串行通信，尤其是計(jì)算機(jī)外圍通信的實(shí)現(xiàn)有一定程度的借鑒意義。另外，鑒于串行通信的優(yōu)點(diǎn)，已經(jīng)有芯片間采用串行互連的例子，隨著集成度的提高，芯片內(nèi)大規(guī)?；ミB采用串行方式也并非不可能。這有待于進(jìn)一步研究。參考文獻(xiàn)1 魯士文數(shù)據(jù)通信與ATM網(wǎng)絡(luò)M北京：清華大學(xué)出版社，19982 樊昌信通信原理M北京：國(guó)防工業(yè)出版社，19843 Universal Serial Bus Specification, Revision