周邊電路設(shè)計

1、精選優(yōu)質(zhì)文檔-傾情為你奉上目錄第四章周邊電路區(qū)設(shè)計21.1GOA設(shè)計21.1.1GOA驅(qū)動原理簡介21.1.2GOA框架結(jié)構(gòu)和驅(qū)動時序詳解21.1.3GOA框架結(jié)構(gòu)和驅(qū)動時序詳解51.1.4GOA設(shè)計流程71.2Sealarea設(shè)計91.2.1掃描線和數(shù)據(jù)線布線（Fanout）91.2.2PLG走線91.2.3ESD設(shè)計91.2.4Testkeys101.3PAD設(shè)計101.3.1CellTestPad設(shè)計基準(zhǔn)101.3.2FPCPad設(shè)計基準(zhǔn)101.3.3COGPad設(shè)計基準(zhǔn)111.3.4ViaandITO設(shè)計基準(zhǔn)11專心-專注-專業(yè)第一章周邊電路區(qū)設(shè)計1.1 GOA設(shè)計1.1.1 GOA驅(qū)

2、動原理簡介(1).GOA(gateonarray)technology：利用薄膜晶體管工藝將柵極驅(qū)動電路集成在Arrayglass上的技術(shù)。(2).GOA的優(yōu)勢：a) 成本降低:省掉了GateIC，主要適用大尺寸；b) Module工藝產(chǎn)量&良率提升:無GateICbonding；c) 實現(xiàn)窄邊框:Mobile高分辨率產(chǎn)品適用。(3).關(guān)鍵技術(shù)：shiftregister1.1.2 GOA框架結(jié)構(gòu)和驅(qū)動時序詳解：GOA電路的功能是在一幀時間內(nèi)，順序?qū)Ω餍術(shù)ate線輸出高電平方波，將這些gate線對應(yīng)的像素TFT逐行開啟，以便data線對像素區(qū)內(nèi)所有子像素完成一次充電刷新。圖1-1GOA

3、電路框架圖及時序圖一般的GOA設(shè)計，在柵極線的兩端均會排布GOA電路，以便Panel可以有對稱的寬度，方便設(shè)計和工藝流程，也更滿足終端產(chǎn)品對FPD產(chǎn)品的要求。對小尺寸FPD產(chǎn)品，由于柵極線的負(fù)載較小，一般可采用GOA交叉驅(qū)動，即一邊GOA驅(qū)動奇數(shù)行柵極線，另一邊GOA驅(qū)動偶數(shù)行柵極線，左右互不干擾，在時間上交錯，達到順序開啟柵極線的效果，稱為單邊驅(qū)動，這樣可以節(jié)省邊框?qū)挾群凸?。對中大尺寸FPD產(chǎn)品，由于柵極線的負(fù)載較大，為了正常開啟柵極線，GOA多采用雙邊驅(qū)動，即對于一行柵極線，左右兩邊均會有一個GOA單元對其進行充電，在此種情況下，左右GOA電路設(shè)計完全對稱，稱為雙邊驅(qū)動。如圖1-1是一個

4、GOA框架圖和時序圖（僅畫出了左半部，假設(shè)本例為雙邊驅(qū)動）,下面以本GOA電路為例子，說明GOA的工作時序原理。(1) GOA電路的輸入信號：a) 時鐘信號：一組或多組，每組包含互補的CLK和CLKB信號，每組時鐘信號對應(yīng)一組GOA單元，本例中有2組GOA信號，CLK1&CLK3互補，對應(yīng)奇數(shù)組GOA單元，CLK2&CLK4互補,對應(yīng)偶數(shù)組GOA單元，如右邊時序圖所示。b) 恒壓信號：高電平VGH，低電平VGL，一般需要一個VGH，一個VGL，根據(jù)GOA單元內(nèi)電路結(jié)構(gòu)的不同，也可能不需要或者需要多個VGH或VGL信號（由于每個GOA單元所需的恒壓信號類型和連接方式都是相同的，所

5、以圖中未畫出）。c) 開啟信號：每組GOA單元的第一個GOA單元所需的輸入信號STV，根據(jù)GOA電路結(jié)構(gòu)的不同，需要一個或多個STV信號，本例中2組GOA單元，只需要一組STV信號。(2) GOA電路的輸出信號：順序?qū)Ω鳀艠O線輸出方波脈沖（移位寄存器功能），如圖1-x中的G1G6等。(3) GOA單元(GOAunit16等)介紹：a) GOA單元的開啟條件：一個GOA單元所連接的CLK信號，會周期性的出現(xiàn)高電平方波，在CLK出現(xiàn)高電平方波時，在滿足以下兩個條件時，該GOA單元會輸出高電平方波，開啟柵極線所連接的像素TFT：i. 在該高電平方波前，該行GOA收到了INPUT信號輸入的開啟信號，對

6、每組GOA的第一個GOA單元（本例中的GOAunit1&2），INPUT信號為控制單元提供的STV信號，對其余GOA單元，INPUT信號由本組GOA內(nèi)上一個GOA單元的output提供，如圖中所示的“Inputtonext”。ii. 在該高電平方波前，該行GOA未收到RESET信號輸入的關(guān)閉信號，對每組GOA的最后一個GOA單元（本例中未畫出），RESET信號由本組GOA內(nèi)下一個GOA單元的output提供，如圖中所示的“Resettoprevious”，特別地，對每組GOA的最后一個GOA單元，由于已經(jīng)是最后一個GOA單元，所以需要增加額外的電路設(shè)計，來對其提供RESET信號。b)

7、每個GOA單元的輸出：i. 如滿足以上2個條件，則該GOA輸出高電平方波，開啟其連接?xùn)艠O線上方的像素TFT。ii. 其輸出還將作為RESET信號連接至本組GOA內(nèi)上一個GOA單元，用于關(guān)閉上一個GOA單元的輸出（第一個GOA單元無需輸出RESET信號）。iii. 其輸出還將作為INPUT信號連接至本組GOA內(nèi)下一個GOA單元，用于本行GOA對應(yīng)開啟時間結(jié)束后，開啟下一個GOA單元（最后一個GOA單元無需輸出INPUT信號）。(4) 時序說明：a) 結(jié)合以上對各單元和信號的解釋，說明GOA的整體工作時序：一幀開始后，控制單元對GOA電路輸入所需的STV信號和CLK信號，各組GOA的第一GOA單元

8、接收到STV信號，在各自對應(yīng)的CLK高電平時，輸出高電平方波，如時序圖的G1&G2，該輸出不僅用于其對應(yīng)柵極線的開啟，也作為INPUT信號作用于下一個GOA單元。從各組GOA的第二個GOA單元開始，后續(xù)GOA單元接收到其前一個GOA單元提供的INPUT信號，在各自對應(yīng)的CLK高電平時，輸出高電平方波，該輸出不僅用于其對應(yīng)柵極線的開啟，也作為INPUT信號作用于下一個GOA單元，還作為RESET信號作用于上一個GOA單元。如此直至最后一個GOA輸出結(jié)束為止（如上所述，最后一個GOA無需輸出INPUT）。每個GOA單元會在本行開始輸出時，關(guān)閉同組內(nèi)上一行GOA的輸出，其下一行GOA，也將在

9、本行輸出結(jié)束之后開始輸出并關(guān)閉本行輸出，如此，各組GOA即可實現(xiàn)順序輸出，實現(xiàn)了shiftregister的功能。如時序圖中G1-G3-G5順序無交疊的輸出，G2-G4-G6順序無交疊的輸出。b) 使用多組GOA單元的方法：由時序圖可看出，第二組CLK(CLK2&CLK4)，相對于第一組CLK(CLK1&CLK3)延后半個方波寬度，由此導(dǎo)致其輸出也相對延后半個寬度，由此出現(xiàn)了各組output之間的交疊，為了保證正常的像素充電，具體方法是：i. 設(shè)置STV時間和CLK方波寬度為實際每行柵極線開啟時間的2倍（圖中H表示每行柵極線分配的實際開啟時間）。ii. 每次只在柵極線開啟的后一

10、半時間進行像素充電，如圖中各輸出波形上灰色方框所占據(jù)區(qū)域。c) 使用多組GOA單元的原因：i. 降低功耗ii. 提高驅(qū)動能力不利影響是會增加邊框?qū)挾群鸵胄盘柧€數(shù)目，設(shè)計時需權(quán)衡。(5) 單邊驅(qū)動的GOA圖1-2單邊驅(qū)動的GOA電路框架圖及時序圖圖1-2為4CLK的單邊驅(qū)動GOA的框架圖和時序圖，與雙邊前述雙邊驅(qū)動4CLK原理相似，讀者可自行分析。1.1.3 GOA單元電路結(jié)構(gòu)詳解：上一節(jié)詳細(xì)說明了GOA整體電路的框架圖和工作時序，下面介紹具體GOA單元內(nèi)的電路組成，說明其如何實現(xiàn)上一節(jié)所介紹的時序功能。(1) 4T1C結(jié)構(gòu)GOA介紹圖1-34T1CGOA電路及時序圖4T1C是最基本的a-Si

11、GOA單元電路，由于存在噪聲嚴(yán)重等問題，現(xiàn)在已經(jīng)不采用，下面結(jié)合圖1-3電路及時序圖說明4T1CGOA單元電路工作原理。Step：沒有Input信號輸入GOA單元，雖然CLK電壓會出現(xiàn)高電平，但是由于PU點保持低電壓，TFTT1處于關(guān)閉狀態(tài)，GOA無輸出。Step：Input信號（一般GOA單元的Input為OutputN-1，第一行GOA單元的Input為STV）通過T4輸入，使PU點變?yōu)楦唠娖?，M3開啟，但此時CLK處于低電平，所以GOA仍然無輸出。Step：CLK變?yōu)楦唠娖剑捎赑U點已經(jīng)為高電平，所以T1開啟，且Output會輸出高電平，由于電容C1，以及T1自身的寄生電容的存在，隨著

12、Output電位的抬高，PU點電位會進一步抬高，從而T1開啟更大，進一步提高T1充電能力，保證像素充電。Step：CLK變?yōu)榈碗娖?，RESET變?yōu)楦唠娖?，PD點抬高，從而T2與T3開啟，PU點和Output被VGL拉低為低電平，輸出關(guān)閉。Step：回到step狀態(tài)，一直保持無輸出，直到下一幀掃描。(2) 12T1C結(jié)構(gòu)GOA介紹12T1CGOA電路結(jié)構(gòu)為BOE申請專利的GOA電路結(jié)構(gòu)，目前項目中常用的GOA電路均采用這種結(jié)構(gòu)，或者由這種結(jié)構(gòu)演化而來，下面結(jié)合圖1-1-4-4詳細(xì)介紹該電路的工作原理。Step：沒有Input信號輸入GOA單元，雖然CLK電壓會出現(xiàn)高電平，但是由于PU點保持低電壓

13、，TFTM1處于關(guān)閉狀態(tài)，GOA無輸出。Step：Input信號（一般GOA單元的Input為OutputN-1，第一行GOA單元的Input為STV）通過M1輸入，使PU點變?yōu)楦唠娖?M3開啟，但此時CLK處于低電平，所以GOA仍然無輸出。Step：CLK變?yōu)楦唠娖?，由于PU點已經(jīng)為高電平，所以M3開啟，且Output會輸出高電平，由于電容C1，以及M3自身的寄生電容的存在，隨著Output電位的抬高，PU點電位會進一步抬高，從而M3開啟更大，進一步提高M3充電能力，保證像素充電。PU點為高電平時，M6，M8開啟，所以PD點被保持低電平。Step：CLK變?yōu)榈碗娖剑琑ESET變?yōu)楦唠娖?，M2

14、，M4開啟，PU點和Output被拉低，輸出關(guān)閉，PU拉低后，M6，M8關(guān)閉，PD點被CLKB通過M5，M9充電為高電平。Step：回到step狀態(tài)，一直保持無輸出，直到下一幀掃描。且PD點會在CLKB為高電平時保持抬高，從而通過M10和M11對PU和OUTPUT放電，降低噪聲。圖1-412T1CGOA電路及時序圖1.1.4 GOA設(shè)計流程：(1)TFT模型參數(shù)提取根據(jù)TFT-LCD產(chǎn)線的樣品TFTI-V特性測試數(shù)據(jù)和TFT閾值電壓漂移測試數(shù)據(jù)，通過參數(shù)提取軟件提取仿真模擬所必要的TFT模型參數(shù)和閾值電壓漂移模型參數(shù)，考慮工藝波動、設(shè)備狀況等對TFT特性的影響，電路模擬時應(yīng)采用相應(yīng)產(chǎn)線最新的模

15、型參數(shù)（半年之內(nèi)），并在高低溫模擬時將工藝波動反映在模型參數(shù)上。(2)設(shè)計目標(biāo)建立在項目Kickoff立項后,根據(jù)項目主要性能指標(biāo)確定GOA單元電路結(jié)構(gòu)和驅(qū)動時序、級聯(lián)方式，比如新月項目是a-si12T1C，香格里拉和玉龍雪山是a-siTIG（TimeIntervalmethodGOAtech.）9T1C，8CLK。最后通過以上兩項確定GOA輸出指標(biāo)。(3) 單個GOA單元內(nèi)元件大小初步確定根據(jù)設(shè)計目標(biāo)給出的模擬條件及給定的gatelineload，datalineload，對單個GOA單元內(nèi)的TFT及電容大小進行初步確定，使得輸出滿足Spec值且最優(yōu)，即Vmax最大，Na,Nb最小，Tr，T

16、f最小。優(yōu)化順序（以a-si為例）：輸出TFT輸入TFT充電控制單元及放電控制單元比例確定充電控制單元及放電控制單元尺寸確定復(fù)位TFT電容確定。(4) 簡化GOA驅(qū)動模型優(yōu)化結(jié)合驅(qū)動時序，搭建簡化GOA驅(qū)動單元(比如以18行GOA驅(qū)動模型來模擬900行GOA驅(qū)動電路)，在低溫，常溫，高溫狀態(tài)下對TFT和電容大小進行進一步優(yōu)化，避免高溫下遷移率升高出現(xiàn)誤輸出，低溫下遷移率降低出現(xiàn)不能正常輸出的情況。(5) 優(yōu)化校正以(4)中得到的優(yōu)化結(jié)果畫出GOA電路的初步layout版圖，通過版圖計算出實際各TFT的CGDO,CGSO,并從實際panellayout版圖中計算出的datalineload和ga

17、telineload等數(shù)據(jù)，將以上數(shù)據(jù)反饋到簡化GOA模型中重復(fù)(4)所進行的步驟，對優(yōu)化進行校正。(6) 完整的GOA驅(qū)動模型目標(biāo)參數(shù)檢查以優(yōu)化校正以后的簡易模型為基礎(chǔ)，搭建完整的GOA驅(qū)動模型（即實際panel需要多少條gateoutput就模擬多少條輸出），并對所有目標(biāo)參數(shù)進行檢查：Tr,tf,Vmax,Noise,chargingratio,temp.(LT,RT,HT),power,etc.(7) GOAlifetime檢查根據(jù)(1)中的得到的閾值電壓漂移模型，和GOA單元中各TFT在設(shè)計時序下受到正向偏壓的施加時間比例，對閾值電壓漂移進行計算，并根據(jù)計算結(jié)果，對各TFT模型進行修正

18、，之后對GOAlifetime達到設(shè)計目標(biāo)。(8) GOALayout結(jié)合產(chǎn)線process參數(shù)和designrule進行GOAlayout。對使用UV光進行sealant固化工藝的產(chǎn)線，在GOA設(shè)計時應(yīng)結(jié)合UV透光率需求進行設(shè)計，對使用熱固化sealant工藝的生產(chǎn)線，,不需要考慮UV透光率，在layout時候盡量最大化空間利用率以保證最小border寬度即可。(9) 圖紙檢查a) MASK版圖全部完成后進行MaskCheck會議，GOAlayout是其中check的一部分。b) 項目PL負(fù)責(zé)召開DesignCheckMeeting，參加人包括設(shè)計工程師、工藝工程師及相應(yīng)的主管領(lǐng)導(dǎo)。c) M

19、askCheck小組在CAD室或是其它可以看到Mask設(shè)計版圖的地方進行MaskCheck。d) GOA設(shè)計擔(dān)當(dāng)按照MaskCheck的內(nèi)容修改Mask版圖，修改完畢后須再次確認(rèn)。e) 如無修改內(nèi)容，則提交審批，設(shè)計完成。1.2 Sealarea設(shè)計1.2.1 掃描線和數(shù)據(jù)線布線（Fanout）掃描線和數(shù)據(jù)線布線在像素區(qū)，是以亞像素大小為間距而平行地排列，但是，在面板的周圍，需要挪出一些空間供其他使用，因此，布線在像素陣列之外會向內(nèi)聚縮。掃描線和數(shù)據(jù)線布線要與相應(yīng)的驅(qū)動IC相連接，bondingpad的節(jié)距要比亞像素的節(jié)距更小。在滿足Designrule的前提下，設(shè)計合適的Fanout走線線寬

20、和間距，盡量減小Fanout走線電阻。為了縮短最短Fanout線與最長Fanout線間的電阻差值，使整個面板上電阻分布更均勻，設(shè)計之字形走線。1.2.2 PLG走線除了Fanout布線以外，周邊其他的引線統(tǒng)稱為PLG走線。在面板周邊環(huán)繞像素陣列，盡可能均勻地分布很寬的共電極電源布線，以降低電阻。在掃描線與數(shù)據(jù)線聚縮布線的外側(cè)，加上幾條共電極電源布線與連接端子。1.2.3 ESD設(shè)計TFTLCD制程過程中，必然產(chǎn)生靜電，當(dāng)靜電累積到一定程度，會產(chǎn)生很大的電壓差，使得累積的電荷具有足夠的能量離開原來的位置與極性相反的電荷中和，電荷移動現(xiàn)象在很短的時間內(nèi)完成，過程中產(chǎn)生很大的電流，讓累積的電荷流失，

21、使得電壓差很快地降低。這樣的放電過程破壞力很大，為了避免這種破壞，故需要ESD設(shè)計。ESD電路結(jié)構(gòu)一般采用：TFT的柵極與源極相接，即形成一個二段的TFTdiode元件，再把TFTdiode元件并聯(lián)，構(gòu)成短路環(huán)。ESD電路中的TFT等效電阻，需要保證在正常信號時，要保證TFT不工作，正常信號不會損失；在有靜電電壓時，TFT工作，盡快把靜電電壓傳輸?shù)蕉搪翻h(huán)上，避免靜電破壞。故ESD中TFT等效電阻設(shè)計尤為重要，即TFT的W/L設(shè)計尤為重要。根據(jù)Panel尺寸，分辨率，初步確定ESDTFTW/L，使用Spice模擬軟件，建立ESD電路模型，模擬ESD電路的放電情況與保持情況，分析模擬結(jié)果，確認(rèn)設(shè)計是否可以達成目標(biāo)，如果到不到目標(biāo)，判斷影響因子，修改設(shè)計。1.2.4 Testkeys(1)CD測試鍵這個測試鍵的目的，是監(jiān)測所設(shè)計的pattern，在各