基于FPGA的加法器設(shè)計

1、精選優(yōu)質(zhì)文檔-傾情為你奉上基于FPGA的加法器設(shè)計一、實驗?zāi)康?.熟悉用Quartus編譯Verilog語言的方法。2.掌握用Verilog HDL語言描述加法器的方法。3.利用nios核建立加法器。二、實驗原理1.半加器器設(shè)計 1）半加法器 a.b為加數(shù)和被加數(shù)，s.c為和和進位。 (1)半加法器真值表 (2)原理圖輸入（3) 分析功能（用波形仿真來看）(4)VHDL語言編程     use ieee.std_logic_1164.all;   use ieee.

2、std_logic_unsigned.all;       entity hjfq is        port(a,b: in std_logic;       s,c: out std_logic);   end hjfq; architecture behave of hj

3、fq is       begin       s<=not(a xor (not b);       c<=a and b;       end behave; 2、 全加法器a. b.c為加數(shù)、被加數(shù)和低位進位，so.co為和與進位。(1) 全加法器真值表（2）

4、全加法器原理圖:（3） 波形仿真時序圖：（4）VHDL語言編程：       library ieee;      use ieee.std_logic_1164.all;     use ieee.std_logic_unsigned.all;     entity jfq is   &

5、#160;      port(a,b,c: in std_logic;         so,co: out std_logic);        end jfq;        architecture behave of j

6、fq is        signal bb: std_logic_vector(2 downto 0);         begin         bb<=a&b&c;         process(b

7、)         begin         case b is        when "000"=>co<='0'so<='0'        when "

8、;001"=>co<='0'so<='1'        when "010"=>co<='0'so<='1'        when "011"=>co<='1'so<='0'   

9、60;    when "100"=>co<='0'so<='1'         when "101"=>co<='1'so<='0'        when "110"=>co<='1&

10、#39;so<='0'        when "111"=>co<='1'so<='1'        when others => null;        end case;  

11、0;     end process;        end behave;三、實驗步驟（1）打開Quartus軟件，熟悉軟件界面及窗口命令。（2） 選擇File < New Project Wizard彈出對話框，該對話框顯示W(wǎng)izard所包含的各項內(nèi)容，在彈出的窗口中輸入項目的名稱和存儲位置。如果選中Dont show me this introduction

12、0;again。那么在下一次在新建項目是可以不再顯示本對話框。點擊Next按鈕。（3）選擇實驗板的具體型號，芯片型號。選擇設(shè)置參數(shù)完成后顯示如圖，點擊finish按鈕完成工程建立。(4) 選擇tools< MegaWizard plug-In Manager建立加法器（5） 利用nios核建立加法器，選擇Arithmetic< ALTFP_ADD_SUB（6）在“File=>New”的窗口中選擇建立Verilog文件。（7）單擊OK后，在Quartus窗口的右方看到該文件，寫入代碼后選擇“File=>Save”，將文件保存在與項目文件同樣的位置即可。然后可以看到如下狀態(tài)：(8)設(shè)置仿真 Assignments < settings(9)選擇Processing < start< Start Test Bench Template Writer波形進行編譯，打開simulation寫仿真文件（10）設(shè)置仿真波形Tools -run EDA simulation tool -EDA