四位數(shù)值比較器

1、四位數(shù)值比較器班級： 電子信息工程（2）班 姓名： 林賢款 學(xué)號： Xb13610208 時間： 2015.122015.12 一、實驗?zāi)康摹?、設(shè)計四位二進制碼比較器，并在QuantusII上進行仿真。 2、掌握VHDL設(shè)計實體的基本結(jié)構(gòu)及文字規(guī)則。二、實驗要求。1、用VHDL語言編寫四位二進制碼 比較器的源文件；    2、對設(shè)計進行仿真驗證；三、實驗原理。本實驗實現(xiàn)要實現(xiàn)兩個4位二進制碼的比較器。即當(dāng)輸入為兩個4位二進制碼 和 時, 輸出為M（A=B）,G（A>B）和L（A<B）（如右圖所示）。用高低電平開關(guān)作為輸入

2、，發(fā)光二極管作為輸出。當(dāng)A=B時，M處接的二極管亮；當(dāng)A>B時，G處接的二極管亮；當(dāng)A<B時，L處接的二極管亮。具體管腳安排根據(jù)試驗系統(tǒng)的實際情況自行定義。四、實驗器材。1、EDA開發(fā)軟件一臺；2、裝有QuantusII軟件電腦一臺。五、實驗步驟。1、打開軟件?？旖莨ぞ邫冢禾峁┰O(shè)置（setting），編譯（compile）等快捷方式，方便用戶使用，用戶也可以在菜單欄的下拉菜單找到相應(yīng)的選項。 菜單欄：軟件所有功能的控制選項都可以在其下拉菜單中找到。 信息欄：編譯或者綜合整個過程的詳細信息顯示窗口，包括編譯通過信息和報錯信息。2、新建工程。（1） 選擇F

3、ile菜單下New Project Wizard。 （2） 輸入工作目錄和項目名稱。 （3） 加入已有的設(shè)計文件到項目，可以直接選擇Next，設(shè)計文件可以在設(shè)計過程中加入。 （4） 選擇設(shè)計器件。 （5） 選擇第三方EDA綜合、仿真和時序分析工具。 （6） 建立項目完成，顯示項目概要。 3、添加文件（file>new> VHDL file），新建完成之后要先保存。4、編寫程序（原程序如下a所述）。5、檢查語法（點擊工具欄的這個按鈕 )。6、鎖定引腳，點擊工具欄的（如下管腳分配所述）。六、實驗結(jié)

4、果。1、編譯結(jié)果無誤圖。2、仿真波形圖： 當(dāng)=1011，=1101時，A<B，L為高電平，即L=1。3、管腳分配圖。 查找開發(fā)板管腳分配圖，按照規(guī)定給相應(yīng)輸入輸出端分配管腳，分配要合理、方便觀察結(jié)果。七、實驗心得。本次實驗中，自己進一步理解了比較器的原理。當(dāng)A、B輸入端分別輸入任意的電平時，會進行一個比較。若A<B時，則L輸出端接的發(fā)光二極管亮；A>B時，則G輸出端接的發(fā)光二極管亮；A=B時，則M輸出端接的發(fā)光二極管亮。輸出結(jié)果要寫一個完整的，健壯的程序，必須考慮完全，并且要使程序的可綜合性強，最主要的一點是要勤動手，多寫程序，多思，才能有所提高。知道了學(xué)以致用的重要性，學(xué)的

5、很多知識不運用不能是真正的掌握，這一點在我身上很是有所體現(xiàn)。四位比較器VHDL源文件：  library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity comp4 is  port (A:in std_logic_vector(3 downto 0);&#

6、160; B:in std_logic_vector(3 downto 0);    M,G,L:out std_logic); end comp4; architecture behave of comp4 is begin  p1: process(A,B)   beginif (A>B) then G<='1'M<='0'L<='0'    elsif (A<B) then G<='0'M<='0'L<='1'    elsif (A=B) then G<='0'M<='1'L<='0'    else G<=&#