實驗課4 組合邏輯的設(shè)計

1、實驗課4 組合邏輯的設(shè)計1、 使用互補(bǔ)CMOS，實現(xiàn)邏輯表達(dá)式：并要求每條上拉及下拉通路單一串聯(lián)通路(不包含任何形式的器件并聯(lián))的等效電阻與具有下述尺寸的單位反相器相同（所有管子的溝道長度取0.5um）： NMOS：W/L=1um/0.5um； PMOS：W/L=3um/0.5um； 什么樣的輸入組合可以使所設(shè)計的邏輯電路具有最好及最差的上拉特性？什么樣的輸入組合可以使其具有最好及最差的下拉特性？達(dá)到最好的上拉特性：ABCDEFG翻轉(zhuǎn)前1111101翻轉(zhuǎn)后0000000此時上拉網(wǎng)絡(luò)電阻為(A/B+C/D/E)/F+G，需要對A、B并聯(lián)網(wǎng)絡(luò)節(jié)點電容與C、D、E并聯(lián)網(wǎng)絡(luò)節(jié)點以及輸出節(jié)點充電下拉網(wǎng)絡(luò)

2、電阻為無窮大，無需對下拉網(wǎng)絡(luò)節(jié)點充電達(dá)到最差的上拉特性：ABCDEFG翻轉(zhuǎn)前1111101翻轉(zhuǎn)后0001110此時上拉網(wǎng)絡(luò)電阻為（A/B+C+G），需要對A、B并聯(lián)網(wǎng)絡(luò)節(jié)點電容與C、D、E并聯(lián)網(wǎng)絡(luò)節(jié)點以及輸出節(jié)點充電下拉網(wǎng)絡(luò)電阻為無窮大，且需要對(A+B)/(C+D+E)網(wǎng)絡(luò)節(jié)點充電達(dá)到最好的下拉特性：ABCDEFG翻轉(zhuǎn)前0000000翻轉(zhuǎn)后1111111此時上拉網(wǎng)絡(luò)電阻為無窮大，無需對上拉網(wǎng)絡(luò)放電下拉網(wǎng)絡(luò)電阻為（A+B）/（C+D+E）+F）/G，需要對輸出節(jié)點電容放電達(dá)到最差的下拉特性ABCDEFG翻轉(zhuǎn)前0000000翻轉(zhuǎn)后0011110此時上拉網(wǎng)絡(luò)電阻為無窮大，需要對C、D、E并聯(lián)網(wǎng)絡(luò)節(jié)

3、點與(A/B+C/D/E)/F+G放電下拉網(wǎng)絡(luò)電阻為C+D+E+F，需要對輸出節(jié)點電容放電 在輸出端接一個10pF的電容，通過仿真確定最好及最差情況下TPHL及TPLH，(仿真時可采用10ns的上升/下降時間) （1）當(dāng)A=B=C=D=E=F=G=1時，有最好的下拉特性；電容放電時間為0.013us；（2）當(dāng)A=B=C=D=E=F=G=0時，有最好的上拉特性；電容充電時間為0.025us；（3）當(dāng)C=D=E=F=1時有最差的下拉特性，電容放電時間為0.031us；（4）當(dāng)A=C=G=0時，有最差的上拉特性，電容充電時間為0.037us。 代碼如下：.title hubucmos.options

4、 probe .protect.lib'C:synopsysHspice_D-2010.03-SP1libcmos25_level49.lib' TT.vec'C:UserslenovoDesktop4tt1.vec' .unprotect.global VDDMng out g 0 0 NMOS w=1um l=0.5umMnf out f one 0 NMOS w=2um l=0.5um Mna one a two 0 NMOS w=4um l=0.5umMnb two b 0 0 NMOS w=4um l=0.5umMnc one c three 0 NM

5、OS w=6um l=0.5umMnd three d four 0 NMOS w=6um l=0.5umMne four e 0 0 NMOS w=6um l=0.5umMpg out g six vdd PMOS w=6um l=0.5umMpf six f vdd vdd PMOS w=6um l=0.5umMpa six a five vdd PMOS w=12um l=0.5umMpb six b five vdd PMOS w=12um l=0.5umMpc five c vdd vdd PMOS w=12um l=0.5umMpd five d vdd vdd PMOS w=12

6、um l=0.5umMpe five e vdd vdd PMOS w=12um l=0.5umCL out 0 10pfvvdd vdd 0 2.5v.tran 1n 2u start=0n.measure tran tdelay1 trig v(g) val=1.25 td=0ns fall=1 +targ v(out) val=1.25 td=0ns rise=1.measure tran tdelay2 trig v(g) val=1.25 td=0ns fall=2 +targ v(out) val=1.25 td=0ns rise=2.measure tran tdelay3 tr

7、ig v(g) val=1.25 td=0ns rise=2 +targ v(out) val=1.25 td=0ns fall=2.measure tran tdelay4 trig v(g) val=1.25 td=0ns rise=3 +targ v(out) val=1.25 td=0ns fall=3.print v(out) v(a) v(b) v(c) v(d) v(e) v(f) v(g).endtt.vec:radix 1111111 io iiiiiii vname a b c d e f g tunit us trise 0.01 tfall 0.01 vih 2.5 v

8、il 0.0 vol 0.25 voh 2.25 0 0000001 0.2 0000000 0.4 1111111 0.6 1011010 0.8 1111100 1 11111111.2 00000001.4 0000001 2、 考慮下面的邏輯電路： 解決下面的問題： 寫出這個CMOS邏輯門的邏輯表達(dá)式，標(biāo)記出每一個晶體管的尺寸，使此邏輯門單一通路的上拉下拉通路的等效電阻與具有下列尺寸的反相器相同： NMOS：W/L=1um/0.25um；PMOS：W/L=2um/0.25um；Y=AB+C+D 考慮使和達(dá)到最大的輸入方式(要考慮到內(nèi)部節(jié)點電容的情況)，寫出產(chǎn)生這種最大延遲初始輸入狀態(tài)和

9、最終輸入狀態(tài)。最大：A=1>0,B=1,C=D=0>1最大：A=1,B=1>0, C=1,D=1>0在輸出端連接1pF電容通過仿真比較這些最大延遲與最優(yōu)延遲(輸入從全0到全1變化，及全1到全0時變化的延遲)進(jìn)行比較。提示：輸入信號上升下降時間可以定義為1ns，通過measure命令測量延遲時間。使達(dá)到最大延遲，初始輸入狀態(tài)ABCD=0111,最終輸入狀態(tài)ABCD=0110；使達(dá)到最大的延遲，初始輸入狀態(tài)ABCD=1110，最終輸入狀態(tài)ABCD=0111。代碼如下：.title hubucmos.options probe .protect.lib'C:synop

10、sysHspice_D-2010.03-SP1libcmos25_level49.lib' TT.vec'C:UserslenovoDesktop4tt2.vec' .unprotect.global VDDmna out a two 0 nmos w=3um l=0.25ummnb out b two 0 nmos w=3um l=0.25ummnc two c three 0 nmos w=3um l=0.25ummnd three d 0 0 nmos w=3um l=0.25ummpa out a one vdd pmos w=4um l=0.25ummpb o

11、ne b vdd vdd pmos w=4um l=0.25ummpc out c vdd vdd pmos w=2um l=0.25ummpd out d vdd vdd pmos w=2um l=0.25umCL out 0 10pfvvdd vdd 0 2.5v.tran 1n 2u start=0n.measure tran tdelay1 trig v(d) val=1.25 td=0ns fall=1 +targ v(out) val=1.25 td=0ns rise=1.measure tran tdelay2 trig v(d) val=1.25 td=0ns rise=1 +

12、targ v(out) val=1.25 td=0ns fall=1.measure tran tdelay3 trig v(d) val=1.25 td=0ns rise=2 +targ v(out) val=1.25 td=0ns fall=2.measure tran tdelay4 trig v(d) val=1.25 td=0ns fall=3 +targ v(out) val=1.25 td=0ns rise=3.print v(out) v(a) v(b) v(c) v(d) v(e) v(f) v(g).endtt2.vec:radix 1111 io iiii vname a

13、 b c d tunit us trise 0.001 tfall 0.01 vih 2.5 vil 0.0 vol 0.25 voh 2.25 0 11110.2 00000.4 11110.6 10100.8 01111 1010 如果P(A=1)=0.5，P(B=1)=0.2，P(C=1)=0.3，P(D=1)=1，計算此邏輯門消耗的功率。設(shè)（提示：每次輸出從0到1的反轉(zhuǎn)意味著電源要提供功耗。不計算通路電阻消耗的功耗）答：3、 下圖是一個4級的多米諾邏輯電路，所有的預(yù)充管和求值管使用的是同一個時鐘。假定所有的下拉網(wǎng)絡(luò)都是由一個簡單的NMOS來實現(xiàn)；每一個多米諾級都由一個動態(tài)反相器和靜態(tài)反

14、相器構(gòu)成；預(yù)充時間，求值時間和靜態(tài)反相器的延遲時間都為T/2；信號傳播是理想的（上升和下降的時間為0）。IN 信號和時鐘具有下圖的關(guān)系，的周期為10T，試畫出Out1,Out2,Out3,Out4在10T 內(nèi)的波形。 如果在后三級沒有求值管的話，假定初始時時鐘使所有的多米諾級處于預(yù)充狀態(tài)(=0),然后該多米諾組合邏輯進(jìn)入求值階段（=1），試問求值階段會不會出現(xiàn)什么問題？或者是不是有更好的延遲特性？解釋一下為什么？不會出現(xiàn)任何問題，也不會有更好的延遲特性。因為求值階段后三級的下拉網(wǎng)絡(luò)由求值管和前級輸出共同決定，求值管導(dǎo)通并不會影響輸出，因為clk為1后，決定后三級的輸出的僅有前級輸出 試問在后三級的求值管被移除的情況下，假定時鐘初始時處于求值狀態(tài)（=1），然后該邏輯模塊進(jìn)入預(yù)充狀態(tài)（=0），會不