用VerilogHDL設(shè)計(jì)2位16進(jìn)制計(jì)數(shù)器_第1頁
用VerilogHDL設(shè)計(jì)2位16進(jìn)制計(jì)數(shù)器_第2頁
用VerilogHDL設(shè)計(jì)2位16進(jìn)制計(jì)數(shù)器_第3頁
用VerilogHDL設(shè)計(jì)2位16進(jìn)制計(jì)數(shù)器_第4頁
用VerilogHDL設(shè)計(jì)2位16進(jìn)制計(jì)數(shù)器_第5頁
已閱讀5頁，還剩1頁未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

1、基于FPGA的系統(tǒng)設(shè)計(jì)與應(yīng)用實(shí)驗(yàn)二計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試方法。二、實(shí)驗(yàn)內(nèi)容及步驟：1 .用VerilogHDL設(shè)計(jì)2位16進(jìn)制計(jì)數(shù)器，由DE2的KEY0輸入計(jì)數(shù)值，在HEX1，HEX0上顯示計(jì)數(shù)值。2 .使用嵌入式邏輯分析儀進(jìn)行仿真；3 .將實(shí)驗(yàn)程序下載到DE2運(yùn)行。實(shí)驗(yàn)注意事項(xiàng)：去抖動(dòng)三、程序代碼modulelib22(out1,out2,clk,rst,key);output6:0out1,out2;inputclk,rst;inputkey;reg19:0count;reg7:0in;reg6:0out1,out2;regC,K;reg9:0r1;a

2、lways(posedgeclk)if(count=20'd5000)beginC=C;count<=1'b0;endelsecount=count+1'b1;always(posedgeC)beginif(r1<10'd1000)beginK<=1'b0;r1<=r1+1'b1;endelsebeginK<=1'b1;r1<=1'b0;endendalways(posedgeC,negedgerst)if(!rst)in<=1'b0;elseif(!K)beginin=in+8&

3、#39;b1;endalways(in3:0)case(in3:0)4'b0000:out1=7'b1000000;4'b0001:out1=7'b1111001;4'b0010:out1=7'b0100100;4'b0011:out1=7'b0110000;4'b0100:out1=7'b0011001;4'b0101:out1=7'b0010010;4'b0110:out1=7'b0000010;4'b0111:out1=7'b1011000;4'b100

4、0:out1=7'b0000000;4'b1001:out1=7'b0010000;4'b1010:out1=7'b0001000;4'b1011:out1=7'b0000011;4'b1100:out1=7'b1000110;4'b1101:out1=7'b1100001;4'b1110:out1=7'b0000110;4'b1111:out1=7'b0001110;default:out1=7'b1111111;endcasealways(in7:4)case(i

5、n7:4)4'b0000:out2=7'b1000000;4'b0001:out2=7'b1111001;4'b0010:out2=7'b0100100;4'b0011:out2=7'b0110000;4'b0100:out2=7'b0011001;4'b0101:out2=7'b0010010;4'b0110:out2=7'b0000010;4'b0111:out2=7'b1011000;4'b1000:out2=7'b0000000;4'b

6、1001:out2=7'b0010000;4'b1010:out2=7'b0001000;4'b1011:out2=7'b0000011;4'b1100:out2=7'b1000110;4'b1101:out2=7'b1100001;4'b1110:out2=7'b0000110;4'b1111:out2=7'b0001110;default:out2=7'b1111111;endcaseendmodule四、實(shí)驗(yàn)原理圖:DE2按鍵電路圖五、實(shí)驗(yàn)總結(jié)與分析:1 .不加去斗時(shí)，由現(xiàn)的結(jié)果不穩(wěn)定，不同的D

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫(kù)網(wǎng)僅提供信息存儲(chǔ)空間，僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

評(píng)論

0/150

提交評(píng)論