環(huán)形計數(shù)器和扭環(huán)形計數(shù)器設(shè)計

1、精選文檔 本科畢業(yè)論文（設(shè)計、創(chuàng)本科畢業(yè)論文（設(shè)計、創(chuàng)作）作）題題目：目： 環(huán)形計數(shù)器和扭環(huán)形計數(shù)器設(shè)計環(huán)形計數(shù)器和扭環(huán)形計數(shù)器設(shè)計學(xué)生姓名：學(xué)生姓名： 學(xué)號：學(xué)號： 院（系）：院（系）： 電子信息工程學(xué)院電子信息工程學(xué)院 專業(yè)：專業(yè)： 通信工程通信工程 入學(xué)時間：入學(xué)時間： 年年 月月導(dǎo)師姓名：導(dǎo)師姓名： 職稱職稱/ /學(xué)位：學(xué)位： 導(dǎo)師所在單位：導(dǎo)師所在單位： 完成時間：完成時間： 2014 年年5 月月 精選文檔環(huán)形計數(shù)器和扭環(huán)形計數(shù)器設(shè)計環(huán)形計數(shù)器和扭環(huán)形計數(shù)器設(shè)計 摘要摘要現(xiàn)代世界的快速發(fā)展，夜生活已成為大多數(shù)城市不可缺少的生活，在夜生活中，五彩斑斕，形狀不斷變化的 LED 燈走入了

2、大家的生活。而各種形狀的 LED 燈，隨著技術(shù)的不斷發(fā)展，EDA 設(shè)計得到不斷地發(fā)展和應(yīng)用，LED 燈所表示的圖案多種多樣，LED 燈中最簡單的就數(shù)流水燈，而流水燈可以由環(huán)形計數(shù)器或扭環(huán)形計數(shù)器控制。本文以環(huán)形計數(shù)器和扭環(huán)形計數(shù)器為設(shè)計對象，根據(jù)其相關(guān)規(guī)律，設(shè)計其運行電路，以及用 verilog 硬件描述語言實現(xiàn)。內(nèi)容主要涉及計數(shù)器的循環(huán)與自啟動以及最后整個計數(shù)器的檢測方案和仿真。本設(shè)計可以實現(xiàn)計數(shù)器的一些簡單的控制，并用 modelsim 進(jìn)行仿真。關(guān)鍵詞：環(huán)形計數(shù)器和扭環(huán)形計數(shù)器設(shè)計；關(guān)鍵詞：環(huán)形計數(shù)器和扭環(huán)形計數(shù)器設(shè)計；VerilogVerilog；modelsimmodelsim。精選

3、文檔Twisted ring counter ring counter and designAbstractThe rapid development of the modern world, night life has become indispensable in the life most of the city, in the nightlife, colorful, shape changing LED lights went into peoples lives. And various shapes of LED lights, with the continuous deve

4、lopment of technology, EDA design get continuously development and application of LED lamp represents pattern is varied, the most simple several water light LED lights, lights and running water can be controlled by the ring counter or twisting the ring counter. This article is based on the circular

5、counter and twisting the ring counter as the design object. According to the counter relevant laws , the counter is to design the operation circuit .this design adopts hierarchical method and verilog hardware description language to realize. This article is mainly related to counter circulation and

6、since the start and final of the test scheme and simulationThis design can realize some simple control counter, and modelsim simulationKeywords: ring counter and twisting the ring counter design ; Verilog; modelsim.精選文檔目目 錄錄1.1.引言引言.1 12.2.設(shè)計任務(wù)和要求設(shè)計任務(wù)和要求.1 12.12.1 設(shè)計任務(wù)設(shè)計任務(wù) .2 22.22.2 設(shè)計要求設(shè)計要求 .3 33

7、3設(shè)計原理設(shè)計原理.3 33.13.1 環(huán)形計數(shù)器定義環(huán)形計數(shù)器定義 .3 33.23.2 環(huán)形計數(shù)器工作原理環(huán)形計數(shù)器工作原理 .3 33.33.3 扭環(huán)形計數(shù)器定義扭環(huán)形計數(shù)器定義 .3 33.43.4 扭環(huán)形計數(shù)器工作原理扭環(huán)形計數(shù)器工作原理 .3 34.4.環(huán)形計數(shù)器的設(shè)計環(huán)形計數(shù)器的設(shè)計.3 35.5.扭環(huán)形計數(shù)器設(shè)計扭環(huán)形計數(shù)器設(shè)計.6 66.6.環(huán)形計數(shù)器的自啟動設(shè)計環(huán)形計數(shù)器的自啟動設(shè)計.9 97.7.扭環(huán)形計數(shù)器的自啟動設(shè)計：扭環(huán)形計數(shù)器的自啟動設(shè)計：.11118.8.結(jié)束語結(jié)束語.1313主要參考文獻(xiàn)主要參考文獻(xiàn).1515致謝致謝.1616精選文檔1 1 引言引言隨著社會的

8、不停發(fā)展，越來越多的 LED 燈用于城市的裝飾，讓城市在夜晚也可以變得炫彩奪目，熠熠生輝。而 LED 燈的簡單控制，使其產(chǎn)生各種絢麗的拼圖，分而視之可以用一些簡單的設(shè)計控制細(xì)小的模塊而成。其中最簡單的可以用環(huán)形計數(shù)器和扭環(huán)形計數(shù)器的原理和電路來控制，產(chǎn)生一種流水燈的效果。在此基礎(chǔ)上，本文對環(huán)形計數(shù)器和扭環(huán)形計數(shù)器的的實現(xiàn)做了簡單的設(shè)計，對兩種計數(shù)器的原理，自啟動，電路圖進(jìn)行簡單的分析和設(shè)計，并用 Verilog 硬件描述語言進(jìn)行編寫以及 Altera 公司的 modelsim 仿真工具進(jìn)行仿真。硬件描述語言的發(fā)展 硬件描述語言 HDL 是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。利用這種語言，

9、數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計自動化（EDA）工具，逐層進(jìn)行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用集成電路 ASIC 或現(xiàn)場可編程門陣列 FPGA 自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。 目前，這種高層次（high-level-design）的方法已被廣泛采用。據(jù)統(tǒng)計，目前在美國硅谷約有 90%以上的 ASIC 和 FPGA 采用硬件描述語言進(jìn)行設(shè)計。 硬件描述語言 HDL 的發(fā)展至今已有 20 多年的歷史，并

10、成功地應(yīng)用于設(shè)計的各個階段：建模、仿真、驗證和綜合等。到 20 世紀(jì) 80 年代，已出現(xiàn)了上百種硬件描述語言，對設(shè)計自動化曾起到了極大的促進(jìn)和推動作用。但是，這些語言一般各自面向特定的設(shè)計領(lǐng)域和層次，而且眾多的語言使用戶無所適從。因此，急需一種面向設(shè)計的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語言。20 世紀(jì) 80 年代后期，VHDL 和 VerilogHDL 語言適應(yīng)了這種趨勢的要求，先后成為 IEEE 標(biāo)準(zhǔn)。 目前，硬件描述語言可謂是百花齊放，有 VHDL,Verilog 等等。VHDL 雖然是 1995 年以前唯一制定為標(biāo)準(zhǔn)的硬件描述語言，但它卻比較麻煩，而且其綜合庫至今也沒有標(biāo)準(zhǔn)化，

11、不具有晶體管開關(guān)級的描述能力和模擬設(shè)計的描述能力。目前的看法是，對于大型的系統(tǒng)級數(shù)字電路設(shè)計，VHDL 是較為合適的。 實質(zhì)上，在底層的 VHDL 設(shè)計環(huán)境是由 VerilogHDL 描述的器件庫支持的，因此，它們之間的互操作性十分重要。目前，Verilog 和 VHDL 的兩個國際組織OVI、VI 正在籌劃這一工作，準(zhǔn)備成立專門的工作組來協(xié)調(diào) VHDL 和 VerilogHDL語言的互操作性。OVI 也支持不需要翻譯，由 VHDL 到 Verilog 的自由表達(dá)。 VerilogHDL 是在 1983 年，由 GDA(Gate Way Design Automation)公司的精選文檔Phi

12、lmoorby 首創(chuàng)的。Philmoorby 后來成為 Verilog-XL 的主要設(shè)計者和Cadence 公司的第一合伙人。在 19841985 年，Philmoorby 設(shè)計出來第一個名為 Verilog-XL 的仿真器；1986 年，他對 VerilogHDL 的發(fā)展又作出了另一個巨大的貢獻(xiàn)：提出了用于快速門級仿真的 XL 算法。 隨著 Verilog-XL 算法的成功，VerilogHDL 語言得到迅速發(fā)展。1989 年，Cadence 公司收購了 GDA 公司，VerilogHDL 語言成為 Cadence 公司的私有財產(chǎn)。1990 年，Cadence 公司決定公開 VerilogH

13、DL 語言，于是成立了 OVI（Open Verilog Internation）組織，負(fù)責(zé)促進(jìn) VerilogHDL 語言的發(fā)展?；赩erilogHDL 的優(yōu)越性，IEEE 與 1995 年制訂了 VerilogHDL 的 IEEE 標(biāo)準(zhǔn)，及VerilogHDL1364-1995；2001 年發(fā)布了 VerilogHDL1364-2001 標(biāo)準(zhǔn)。這個標(biāo)準(zhǔn)中，加入了 VerilogHDL-A 標(biāo)準(zhǔn)，是 Verilog 有了模擬設(shè)計描述的能力。 隨著電子產(chǎn)業(yè)不斷發(fā)展與推進(jìn)，硬件描述語言也會不斷的發(fā)展以適合現(xiàn)實情況的要求，VerilogHDL 可能發(fā)展成為更高等級的語言，或者被跟高級的語言所替代

14、和兼容。Modelsim 仿真工具M(jìn)odelsim 是 Model Technology(Mentor Graphics 的子公司)的 DHL 硬件描述語言的仿真軟件，該軟件可以用來實現(xiàn)對設(shè)計的 VHDL、Verilog 或者是兩種語言混合的程序進(jìn)行仿真，同時也支持 IEEE 常見的各種硬件描述語言標(biāo)準(zhǔn)。無論從有毫的使用界面和調(diào)試環(huán)境來看，還是從仿真速度和仿真效果來看，Modelsim 都可以算得上是業(yè)界最優(yōu)秀的 DHL 語言仿真軟件。他是唯一的單核內(nèi)支持 VHDL 和 Verilog 混合仿真的仿真器，是做 FPJA/ASIC 設(shè)計的 RTL 級和門級電路仿真的首選；他采用直接優(yōu)化的編譯技術(shù)

15、，TCL/TK 技術(shù)和單一內(nèi)核仿真技術(shù)，具有仿真速度快，編譯代碼與仿真平臺無關(guān)，便于 IP 核保護(hù)和加快程序錯位定位等優(yōu)點。Modelsim 最大的特點是其強大的調(diào)試功能。先進(jìn)的數(shù)據(jù)流窗口，可以迅速追蹤到產(chǎn)生錯位或者不確定狀態(tài)的原因。性能分析工具幫助分析性能瓶頸，加速仿真。代碼覆蓋率檢測確保測試的完備。多種模式的波形比較功能。先進(jìn)的Signal Spy 功能，可以方便地訪問 VHDL、Verilog 或兩者混合設(shè)計中的底層信號。支持加密 IP。目前常見的 Modelsim 分為幾個不同的版本：Modelsim SE、Modelsim PE、Modelsim LE 和 Modelsim OEM。

16、其中 Modelsim SE 是主要版本。2 2 設(shè)計任務(wù)和要求設(shè)計任務(wù)和要求2.1 設(shè)計任務(wù)設(shè)計一個環(huán)形計數(shù)器和扭環(huán)形計數(shù)器精選文檔2.2 設(shè)計要求熟悉數(shù)字電路，語言編輯以及相應(yīng)的仿真軟件仿真3 3 設(shè)計原理設(shè)計原理3.1 環(huán)形計數(shù)器定義環(huán)形計數(shù)器是由移位寄存器加上一定的反饋電路構(gòu)成的，它是由一個移位寄存器和一個組合反饋邏輯電路閉環(huán)構(gòu)成，反饋電路的輸出接向移位寄存器的串行輸入端，反饋電路的輸入端根據(jù)移位寄存器類型的不同，可接向移位寄存器的串行輸入端或某些觸發(fā)器的輸出端。3.2 環(huán)形計數(shù)器工作原理四位環(huán)形計數(shù)器，它是把移位寄存器最低一位的串行輸出作為高一級移位寄存器的串行輸入。環(huán)形計數(shù)器常用來

17、實現(xiàn)脈沖順序分配的功能（分配器）假設(shè)寄存器的初始狀態(tài)為 1000，那么在移位脈沖的作用下其狀態(tài)變?yōu)?0100 到 0010到 0001 最后又返回到 1000 的順序轉(zhuǎn)換，并且不斷循環(huán)往復(fù)的執(zhí)行這一過程。由上述可知，該計數(shù)器的計數(shù)長度為 N=n。3.3 扭環(huán)形計數(shù)器定義扭環(huán)形計數(shù)器的定義同環(huán)形計數(shù)器的定義基本類似，只是在反饋電路上略有差別。扭環(huán)形計數(shù)器的反饋在高位端進(jìn)過一個反向后再輸出移位寄存器的最低位串行輸入端。3.4 扭環(huán)形計數(shù)器工作原理四位扭環(huán)形計數(shù)器，它是把移位寄存器最低一位的串行輸出作為高一級移位寄存器的串行輸入，最后的反饋電路卻是將最高位串行輸出加個反向器后輸入到最低位串行輸入端。

18、假設(shè)寄存器的初始狀態(tài)為 0000，那么在一位脈沖的作用下其狀態(tài)變?yōu)?1000 到 11000011 到 0001 最后又返回到 0000 的轉(zhuǎn)換，并且不斷循環(huán)這一過程。由上述可知，該計數(shù)器的計數(shù)長度為 N=2n。4.4.環(huán)形計數(shù)器的設(shè)計環(huán)形計數(shù)器的設(shè)計設(shè)計一個四位環(huán)形計數(shù)器步驟如下：對于設(shè)計一個四位環(huán)形計數(shù)器，共有16 個狀態(tài)，狀態(tài)轉(zhuǎn)移表如下表所示: Q Q Q Qn4n3n2n1Q Q Q Q14n13n12n11n0 0 0 10 0 1 00 0 1 00 1 0 00 1 0 01 0 0 01 0 0 00 0 0 1精選文檔1 0 0 10 0 1 10 0 1 10 1 1 00

19、 1 1 01 1 0 01 1 0 01 0 0 11 1 1 01 1 0 11 1 0 11 0 1 11 0 1 10 1 1 10 1 1 11 1 1 00 1 0 11 0 1 01 0 1 00 1 0 10 0 0 00 0 0 01 1 1 11 1 1 1其中只有 4 個是有效狀態(tài)。設(shè)其有效狀態(tài)圖如圖 4.1 所示： 圖 4.1設(shè)其無效狀態(tài)如圖 4.2 所示： 圖 4.2可得如下表達(dá)式： Q= Q Q=Q Q= Q Q= Q11nn412nn113nn214nn30001001010000100Q Q Q Q43210011011110010110101101011111

20、10100000111011001101精選文檔驅(qū)動方程： D = Q D = Q D = Q D = Q1n42n13n24n3用 D 觸發(fā)器構(gòu)成的電路圖如下圖 4.3 所示：(用 CP 代替圖中 VCC) 圖 4.3用 Verilog 語言描述如下：module circle_counter (rst,clk, cnt);parameter CNT_SIZE = 4;input rst;input clk;output CNT_SIZE - 1 : 0 cnt; reg CNT_SIZE - 1 : 0 cnt;always(posedge clk) if(!rst) cnt = 4b00

21、01; /初始值else cnt = cntCNT_SIZE 2 : 0,cntCNT_SIZE - 1; /注意是循環(huán)左移位，而非簡單的移位 endmodule輸入激勵如下：timescale 1ns/1nsmodule circle_counter_tb; parameter CNT_SIZE = 4; reg rst,clk; wire CNT_SIZE - 1 : 0 cnt; parameter DELY = 100; circle_counter mycounter(.rst(rst),.clk(clk),.cnt(cnt); /例化，對源文件代碼調(diào)用精選文檔 always #(D

22、ELY/2) clk = clk; /生成時鐘 initial begin clk = 0; rst = 0; #(2*DELY) rst = 1; #(10*DELY) rst = 0; #(3*DELY) $finish; end initial /檢測不同時間 cnt 和 rst 的值 $monitor ($time,cnt = %d, rst = %d,cnt,rst); Endmodule顯示仿真結(jié)果如下圖 4.4 所示： 圖 4.4由上述仿真可知：該循環(huán)只能在 0001，0010,0100,1000 內(nèi)循環(huán)才是正確有效地，當(dāng)跳出這個循環(huán)時，該程序不能保持在有效地循環(huán)內(nèi)循環(huán)。而其他的

23、狀態(tài)均成無效狀態(tài)而被浪費，而且一旦出錯將很難回到有效狀態(tài)繼續(xù)循環(huán)。5.5.扭環(huán)形計數(shù)器設(shè)計扭環(huán)形計數(shù)器設(shè)計設(shè)計一個四位扭環(huán)形計數(shù)器步驟如下：對于設(shè)計一個四位扭環(huán)形計數(shù)器，共有 16 個狀態(tài)。狀態(tài)轉(zhuǎn)移表如下表所示: Q Q Q Q Q Q Q Qn4n3n2n1Q Q Q Q Q Q Q Q14n13n12n11n0 0 0 00 0 0 10 0 0 10 0 1 10 0 1 10 1 1 10 1 1 11 1 1 11 1 1 11 1 1 01 1 1 01 1 0 0精選文檔1 1 0 01 0 0 01 0 0 00 0 0 00 1 0 11 0 1 11 0 1 10 1 1

24、00 1 1 01 1 0 11 1 0 11 0 1 01 0 1 00 1 0 00 1 0 01 0 0 11 0 0 10 0 1 00 0 1 00 1 0 1得其狀態(tài)圖如下圖 5.1 所示：（有效狀態(tài)（左圖） ，無效狀態(tài)（右圖） ） ，該計數(shù)器的計數(shù)狀態(tài)被等分成兩半，每個循環(huán)的模都是 8，即 2N。因此，只需要規(guī)定其中一個為有效循環(huán)，則另一個就是無效循環(huán)。通常選擇左邊這個循環(huán)作為工作循環(huán)，因為在每次狀態(tài)改變時，系統(tǒng)內(nèi)只有一個觸發(fā)器狀態(tài)是改變的，這就避免了時序電路中得冒險現(xiàn)象。圖 5.1表達(dá)式為：Q= Q= Q Q= Q Q= Q 。11nnQ412nn113nn214nn30000

25、100000110001101101010100011111001111111011011001001010100110Q Q Q Q1234精選文檔驅(qū)動方程： D = D = Q D = Q D = Q1nQ42n13n24n3用 D 觸發(fā)器構(gòu)成的電路圖如下圖 5.2 所示：(用 CP 代替圖中 VCC) 圖 5.2用 Verilog 語言描述如下：module john_counter(rst，clk ，cnt);input rst,clk;parameter CNT_SIZE = 4;output CNT_SIZE - 1 : 0 cnt;reg CNT_SIZE - 1 : 0 cnt

26、;always(posedge clk) if(!rst) cnt = 4b0000; /初始值 else cnt = cntCNT_SIZE - 2 : 0,cntCNT_SIZE - 1; /注意是循環(huán)移位，而非簡單的移位endmodule激勵代碼：timescale 1ns/1nsmodule john_counter_tb; parameter CNT_SIZE = 4; reg rst,clk; wire CNT_SIZE - 1 : 0 cnt; parameter DELY = 100;john_counter mycounter(.rst(rst),.clk(clk),.cnt

27、(cnt);always #(DELY/2) clk = clk;initialbegin精選文檔 clk=0;rst=0; #(2*DELY) rst = 1; #(10*DELY) rst = 0; #(3*DELY) $finish; end initial $monitor ($time,cnt = %d, rst = %d,cnt,rst); Endmodule顯示仿真結(jié)果如下圖 5.3 所示： 圖 5.36.6.環(huán)形計數(shù)器的自啟動設(shè)計環(huán)形計數(shù)器的自啟動設(shè)計： 以上方法設(shè)計出的環(huán)形計數(shù)器其 00011000 為有效循環(huán)，其余均為無效循環(huán)。一旦計數(shù)器進(jìn)入無效循環(huán)，將保持無效循環(huán)計數(shù)，從

28、而不能夠轉(zhuǎn)入有效循環(huán)。因此，該計數(shù)器不具備自啟動功能。為了確保環(huán)形計數(shù)器工作在有效循環(huán)內(nèi)，可以對上述電路進(jìn)行改進(jìn)，使之具有自啟動功能。將 Q ， Q ，Q 的輸出經(jīng)由或非門反饋入 D 端，即可實現(xiàn)n1n2n31自啟動功能。電路圖如下圖 6.1 所示：(用 CP 代替圖中 VCC) 圖 6.1精選文檔狀態(tài)方程Q= Q= Q11nnnQQQ32n112nn1Q= Q Q= Q13nn214nn3狀態(tài)轉(zhuǎn)移圖如下圖 6.2 所示： 圖 6.2用 Verilog 語言描述如下：module john_counter(rst,clk,cnt,D0,D1,D2,D3,LD);input rst,clk,D0

29、,D1,D2,D3,LD;wire 3 : 0 DIN;output 3 : 0 cnt;reg 3 : 0 cnt;assign DIN3 : 0 = D3,D2,D1,D0; /add DIN to explain cnt in useless statealways(posedge clk) if(!rst) cnt = 4b0000; else if(!LD) /LD help to control the useless data into the circle cnt = DIN; else cnt = cnt2 : 0,(cnt2|cnt1|cnt0);0000100000110

30、001101101010100011111001111111011011001001010100110Q Q Q Q4321精選文檔endmodule激勵程序：timescale 1ns/1nsmodule john_counter_tb; reg rst,clk,D3,D2,D1,D0,LD; wire 3 : 0 cnt; parameter DELY = 100;john_counter my_counter(.rst(rst),.clk(clk),.cnt(cnt),.D3(D3),.D2(D2),.D1(D1),.D0(D0),.LD(LD); always #(DELY/2) cl

31、k = clk; initial begin clk = 0; rst = 0; LD = 1; D3,D2,D1,D0 = 4b0000; #DELY rst = 1;LD = 1; #(8*DELY) LD = 0;D3,D2,D1,D0 = 4b0110; /chage DIN to examin useless state can enter into the useful state #(3*DELY) LD = 1; #(10*DELY) $finish; endendmodule顯示仿真結(jié)果如下圖 6.3 所示： 圖 6.3由上述分析可知，由觸發(fā)器構(gòu)成環(huán)形計數(shù)器時，有大量的電路狀

32、態(tài)被當(dāng)作無效的狀態(tài)而被舍棄掉。修改反饋輸入端，不僅能夠?qū)崿F(xiàn)電路的自啟動功能，而且也能提高電路狀態(tài)的使用效率。7.7.扭環(huán)形計數(shù)器的自啟動設(shè)計扭環(huán)形計數(shù)器的自啟動設(shè)計： 在上述設(shè)計中，扭環(huán)形計數(shù)器也是不能自啟動的，對反饋電路進(jìn)行適當(dāng)?shù)男薷模涂梢缘玫娇勺詥拥呐きh(huán)形計數(shù)器，能使計數(shù)器在任何狀態(tài)下都能進(jìn)精選文檔入有效循環(huán)中進(jìn)行計數(shù)。修改后電路圖如下圖 7.1 所示：(用 CP 代替圖中 VCC)圖 7.1狀態(tài)轉(zhuǎn)移圖如下圖 7.2 所示： 圖 7.2 用 Verilog 語言描述如下：module john_counter(rst,clk,cnt,D0,D1,D2,D3,LD);input rst,

33、clk,D0,D1,D2,D3,LD;wire 3 : 0 DIN;output 3 : 0 cnt;reg 3 : 0 cnt;assign DIN3 : 0 = D3,D2,D1,D0; /add DIN to explain cnt in useless statealways(posedge clk) if(!rst) cnt = 4b0000; 0000100000110001101101010100011111001111111011011001001010100110Q Q Q Q4321精選文檔 else if(!LD) /LD help to control the useless