八選一數(shù)據(jù)選擇器和四位數(shù)據(jù)比較器verilog實(shí)驗(yàn)報(bào)告)

1、Verilog HDV微電子0901班 姓名：袁東明 學(xué)號(hào):04094026一、實(shí)驗(yàn)課題：1 .八選一數(shù)據(jù)選擇器2 .四位數(shù)據(jù)比較器二、八選一數(shù)據(jù)選擇器Verilog程序：2.1 主程序module option(a,b,c,d,e,f,g,h,s0,s1,s2,out);input 2:0 a,b,c,d,e,f,g,h;input s0,s1,s2;output 2:0 out;reg 2:0 out;always(a or b or c or d or e or f or g or h or s0 or s1 or s2)begincase(s0,s1,s2)3d0 : out=a;3d

2、1 : out=b;3d2 : out=c;3d3 : out=d;3d4 : out=e;3d5 : out=f;3d6 : out=g;3d7 : out=h;endcaseendendmodule2.2 激勵(lì)程序module sti;reg 2:0 A,B,C,D,E,F,G,H;reg S0,S1,S2;wire 2:0 OUT;option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT);initialbeginA=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=0;S2=0;#100 A=3d0;B=3

3、d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1=0;S2=1;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1 = 1;S2=0;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=0;S1 = 1;S2=1;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=0;S2=0;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3

4、d5;G=3d6;H=3d7;S0=1;S1=0;S2=1;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=1;S2=0;#100 A=3d0;B=3d1;C=3d2;D=3d3;E=3d4;F=3d5;G=3d6;H=3d7;S0=1;S1=1;S2=1;endendmodule三、四位數(shù)據(jù)比較器3.1 主程序module fourcompare(a,b,c);input3:0 a,b;output 1:0 c;reg1:0 c;always(a or b)beginif(ab)c=2d2;else if(aB(10)

5、、A=B(00)或AB(01);觀察波形當(dāng)輸入數(shù)據(jù)當(dāng)A=0000 ， B=0001 ，輸出結(jié)果為01當(dāng) A=0010 ， B=0001 ，輸出結(jié)果為10當(dāng) A=0001 ， B=0001 ，輸出結(jié)果為00經(jīng)分析其仿真結(jié)果與理論相符合，說明了其設(shè)計(jì)的正確性。這次實(shí)驗(yàn)與上次相比有明顯的進(jìn)步，通過這次實(shí)驗(yàn)我對(duì)modelsim 的應(yīng)用更加得心應(yīng)手，深切的體會(huì)到了verilog 是一種描述性語(yǔ)言，這次實(shí)驗(yàn)總的來說是比較順利的，但在實(shí)驗(yàn)過程中還是遇到了一些問題，比如端口的匹配問題，在寫程序的時(shí)候誤將位寬寫在了變量名的后面，雖然程序能夠運(yùn)行但有警告，仿真波形是錯(cuò)誤的，可見在寫程序時(shí)警告有時(shí)也是致命的，這要求我們?cè)趯W(xué)習(xí)的過程中思想一定要嚴(yán)謹(jǐn)！其次在做實(shí)驗(yàn)時(shí)一定要多想，例如在學(xué)習(xí)這門課時(shí)，書上說在模塊外部輸入可以是wire 型或 reg 型，但在寫程序時(shí)激勵(lì)模塊往往要初始化數(shù)據(jù)，所以編程時(shí)其類型往往聲明為 reg 型， 通過這個(gè)例子我