FPGA_可編程單脈沖發(fā)生器設(shè)計(jì)

1、8.3可編程單脈沖發(fā)生器可編程單脈沖發(fā)生器是一種脈沖寬度可編程的信號(hào)發(fā)生器，具輸出為T(mén)TL電平。在輸入按鍵的控制下，產(chǎn)生單次的脈沖，脈沖的寬度由8位的輸入數(shù)據(jù)控制(以下稱之為脈寬參數(shù))。由于是8位的脈寬參數(shù)，故可以產(chǎn)生255種寬度的單次脈沖。在目標(biāo)板上，I0I7用作脈寬參數(shù)輸入，PULSE_OUT用做可編程單脈沖輸出，而KEY和/RB作為啟動(dòng)鍵和復(fù)位鍵。圖3示出了可編程單脈沖發(fā)生器的電路圖。KEVRSTINKEY網(wǎng)OUTCLKXC9536PULSE_0UT圖3可編程單脈沖發(fā)生器的電路圖8.3.1 由系統(tǒng)功能描述時(shí)序關(guān)系可編程單脈沖發(fā)生器的操作過(guò)程是：(1)預(yù)置脈寬參數(shù)。(2)按下復(fù)位鍵，初始化

2、系統(tǒng)。(3)按下啟動(dòng)鍵，發(fā)出單脈沖。以上三步可用三個(gè)按鍵來(lái)完成。但是，由于目標(biāo)板已確定，故考慮在復(fù)位鍵按下后，經(jīng)過(guò)延時(shí)自動(dòng)產(chǎn)生預(yù)置脈寬參數(shù)的動(dòng)作。這一過(guò)程可用圖4的時(shí)序來(lái)描述。圖4可編程單脈沖發(fā)生器的時(shí)序圖圖中的/RB為系統(tǒng)復(fù)位脈沖，在其之后自動(dòng)產(chǎn)生LOAD脈沖，裝載脈寬參數(shù)N。之后，等待按下/KEY鍵。/KEY鍵按下后，單脈沖P_PULSE便輸出。在此，應(yīng)注意到：/KEY的按下是與系統(tǒng)時(shí)鐘CLK不同步的，不加處理將會(huì)影響單脈沖P_PULSE的精度。為此，在/KEY按下期間，產(chǎn)生脈沖P1,它的上跳沿與時(shí)鐘取得同步。之后，在脈寬參數(shù)的控制下，使計(jì)數(shù)單元開(kāi)始計(jì)數(shù)。當(dāng)達(dá)到預(yù)定時(shí)間后，再產(chǎn)生一個(gè)與時(shí)鐘

3、同步的脈沖P2。由P1和P2就可以算出單脈沖的寬度Two8.3.2 流程圖的設(shè)計(jì)根據(jù)時(shí)序關(guān)系，可以做出圖5所示的流程圖。在系統(tǒng)復(fù)位后，經(jīng)一定的延時(shí)產(chǎn)生一個(gè)預(yù)置脈沖LOAD,用來(lái)預(yù)置脈寬參數(shù)。應(yīng)該注意：復(fù)位脈沖不能用來(lái)同時(shí)預(yù)置，要在其之后再次產(chǎn)生一個(gè)脈沖來(lái)預(yù)置脈寬參數(shù)。為了產(chǎn)生單次的脈沖，必須考慮到在按鍵KEY有效后，可能會(huì)保持較長(zhǎng)的時(shí)間，也可能會(huì)產(chǎn)生多個(gè)尖脈沖。因此，需要設(shè)計(jì)一種功能，使得當(dāng)檢測(cè)到KEY有效后就封鎖KEY的再次輸入，直到系統(tǒng)復(fù)位。這是本設(shè)計(jì)的一個(gè)關(guān)鍵所在。（開(kāi)始）系統(tǒng)復(fù)位延時(shí)令測(cè)KEY是否性下1Y封鎖KEY記錄控下時(shí)刻tl圖5可編程單脈沖發(fā)生器的流程圖8.3.3系統(tǒng)功能描述根據(jù)

4、時(shí)序和流程圖，可以進(jìn)一步描述系統(tǒng)的功能。圖6給出了系統(tǒng)功能描述圖6可編程單脈沖發(fā)生器的系統(tǒng)功能與系統(tǒng)的時(shí)序相呼應(yīng)，功能框圖較詳細(xì)地描述了系統(tǒng)應(yīng)有的功能。系統(tǒng)主要有以下三大模塊組成：(1)延時(shí)模塊P_DLY。(2)輸入檢測(cè)模塊P_DETECT。(3)計(jì)數(shù)模塊LE_EN_DCNT。在此階段，應(yīng)盡可能詳細(xì)地描述系統(tǒng)，給出合理的邏輯關(guān)系，進(jìn)行正確的功能模塊分配。例如：不要把計(jì)數(shù)模塊LE_EN_DCNT與延時(shí)模塊P_DLY混在一起，否則給后續(xù)的設(shè)計(jì)帶來(lái)不必要的麻煩。對(duì)每一個(gè)模塊有了詳細(xì)的功能描述，下一步就可以將其細(xì)化為具體的邏輯電路了。8.3.4邏輯框圖將系統(tǒng)功能描述用邏輯框圖來(lái)描述，可以用圖7來(lái)說(shuō)明U

5、2U1PPULSEDATA國(guó)RBCLK圖7可編程單脈沖發(fā)生器的邏輯功能(1)延時(shí)模塊P_DLY。CLK給延時(shí)單元提供計(jì)數(shù)時(shí)基，在復(fù)位脈沖/RB從有效變?yōu)闊o(wú)效時(shí)，啟動(dòng)延時(shí)單元。延時(shí)時(shí)間到后便輸出一個(gè)負(fù)有效的脈沖，其寬度為一個(gè)時(shí)鐘周期。(2)輸入檢測(cè)模塊P_DETECT0/RB復(fù)位系統(tǒng)后，該模塊等待/KEY的輸入，一旦檢測(cè)到有下跳，便一方面封鎖輸入，一方面產(chǎn)生并保持與時(shí)鐘同步的一個(gè)上跳脈沖。該脈沖用以開(kāi)啟計(jì)數(shù)模塊LE_EN_DCNT的計(jì)數(shù)允許端EN。(3)計(jì)數(shù)模塊LE_EN_DCNT。脈寬參數(shù)端IN接受8位的數(shù)據(jù)，經(jīng)數(shù)據(jù)預(yù)置端LOAD裝載脈寬參數(shù)，在計(jì)數(shù)允許端有效后便開(kāi)始計(jì)數(shù)。該計(jì)數(shù)器設(shè)計(jì)成為減法

6、計(jì)數(shù)的模式，當(dāng)其計(jì)數(shù)到0時(shí)，輸出端OUT由高電平變?yōu)榈碗娖?。該輸出與來(lái)自延時(shí)模塊P_DETECT的輸出進(jìn)行"與"運(yùn)算，便可得到單脈沖的輸出。但是，根據(jù)以上的邏輯功能，還不能方便地用Verilog-HDL來(lái)描述，需要進(jìn)一步分析、細(xì)化各模塊的功能。另外，即使分析清楚了各模塊，也應(yīng)該將各模塊分別進(jìn)行仿真，正確無(wú)誤后，再將所有的模塊連接起來(lái)，進(jìn)行系統(tǒng)級(jí)的仿真。8.3.5 延時(shí)模塊的詳細(xì)描述及仿真如圖8所示，/RB的下跳沿將U1復(fù)位，上跳沿將U1的輸出端置"1"。同時(shí),/RB將U3復(fù)位，具輸出端開(kāi)啟“三與門(mén)”。在這種情況下，時(shí)鐘CLK通過(guò)”三與門(mén)”輸入到U2的IN

7、端，U2延時(shí)一定時(shí)間(本設(shè)計(jì)為5個(gè)時(shí)鐘周期)后輸出下跳的脈沖，該脈沖持續(xù)一個(gè)時(shí)鐘周期后又上跳，上跳沿輸入到T觸發(fā)器，T觸發(fā)器的輸出端封鎖"三與門(mén)"。這一時(shí)序關(guān)系如圖9所示。PDLYRECLK圖8延時(shí)模塊的邏輯功能描述CLKRBLOAD圖9延時(shí)脈沖的時(shí)序關(guān)系圖8中的延時(shí)單元DLY_UNIT可用圖10的邏輯電路實(shí)現(xiàn)DLVJJNIT圖10延時(shí)模塊中的計(jì)數(shù)器至此，延時(shí)模塊P_DLY已可用Verilog-HDL來(lái)描述了/*延時(shí)模塊P_DLY的Verilog-HDL描述*/modulepulse(CLK,RB,DLY_OUT);/模塊名及端口定義，范圍至endmodule/輸入端口定義

8、/輸出端口定義/中間變量定義/D觸發(fā)器inputCLK,RB;outputDLY_OUT;wireQ,QB,CNT_CLK;DFF_RU1(CLK,Q,RB);assignCNT_CLK=CLK&Q&QB;/賦值語(yǔ)句，實(shí)現(xiàn)把三與門(mén)的輸出賦給CNT_CLKDELAYU2(RB,CNT_CLK,DLY_OUT);/延時(shí)單元TFFU3(DLY_OUT,QB,RB);/T觸發(fā)器endmodule/*延時(shí)單元DELAY*/moduleDELAY(RESET_B,CLK,DIV_CLK);/模塊名及端口定義，范圍至endmoduleinputRESET_B,CLK;/輸入端口定義outpu

9、tDIV_CLK;/輸出端口定義reg2:0Q;/中間變量定義always(posedgeCLKornegedgeRESET_B)/always語(yǔ)句，表示每當(dāng)CLK的上升沿或RESET_B的下降沿到來(lái)時(shí)，完成begin-end之間語(yǔ)句的操作if(!RESET_B)/如果RESET_B=0Q<=0;則Q=0,即：計(jì)數(shù)器清0elseif(Q=5)/否則，如果Q=5,即：計(jì)數(shù)器計(jì)數(shù)已滿Q<二0;則Q=0,即：計(jì)數(shù)器清0elseQ<=Q+1;/否則，計(jì)數(shù)器加1assignDIV_CLK=(Q2&Q1&Q0);/賦值語(yǔ)句，實(shí)現(xiàn)把三與門(mén)的輸出反向后賦值給DIV_CLKen

10、dmodule由于D觸發(fā)器和T觸發(fā)器的設(shè)計(jì)比較簡(jiǎn)單，這里就不做描述了，具體描述見(jiàn)參考文獻(xiàn)(3)。圖11為延時(shí)模塊的仿真結(jié)果。從仿真結(jié)果可以看出與設(shè)計(jì)是相吻合的。HRB£litQtrscrZoomgmhnarkFg:rmat.lindow意與I*電噩b懸it引i4以口姆哥一包苜身割I(lǐng)nsto567m力T*ave-default圖11延時(shí)模塊的仿真結(jié)果8.3.6 輸入檢測(cè)模塊的詳細(xì)描述及仿真圖12為輸入檢測(cè)模塊的邏輯電路。工作原理簡(jiǎn)述如下：(1)系統(tǒng)復(fù)位脈沖/RB使U1、U2復(fù)位。(2) U2的輸出端允許CLK進(jìn)入U(xiǎn)1的CLK端。(3) U1的反相輸出端開(kāi)啟與/KEY相關(guān)的與門(mén)，允許/K

11、EY的第一次有效。(4) /KEY無(wú)效(高電平)，使U1的D端為低電平。(5) P_DETECT的輸出始終為低電平。(6) /KEY有效(低電平)。(7) U1的D端為高電平。(8)待時(shí)鐘CLK的上跳沿到來(lái)時(shí)，將U1的D端高電平打至U1的輸出端并保持。此輸出的上跳沿與時(shí)鐘CLK同步。(9)此時(shí)，U1的反相輸出端為低電平，該電平封鎖與/KEY相關(guān)的與門(mén)，從而禁止/KEY的再次輸入，直到復(fù)位脈沖/RB的到來(lái)。圖12輸入檢測(cè)模塊的邏輯功能描述/*輸入檢測(cè)模塊P_DETECT的Verilog-HDL描述*/modulepulse(CLK,RB,KEY,OUT);/模塊名及端口定義，范圍至endmodu

12、leinputCLK,RB,KEY;/輸入端口定義outputOUT;/輸出端口定義wireCLK2,T_QB;/中間變量定義assignCLK2=CLK&T_QB;/賦值語(yǔ)句，實(shí)現(xiàn)把與門(mén)的輸出賦給CLK2DFF_RU1(CLK2,KEY&OUT,OUT,OUT,RB);/D觸發(fā)器TFFU2(OUT,T_QB,RB);/T觸發(fā)器endmodule由于D觸發(fā)器和T觸發(fā)器的設(shè)計(jì)比較簡(jiǎn)單，這里就不做描述了，具體描述見(jiàn)參考文獻(xiàn)(3)。圖13為輸入檢測(cè)模塊的仿真結(jié)果。可以看出，在復(fù)位脈沖之后，KEY的有效(低電平)使檢測(cè)模塊的輸出為高電平，其一直保持到系統(tǒng)復(fù)位脈沖的到來(lái)。還可以看出，KE

13、Y有效后，輸出并不一定立刻出現(xiàn)高電平，而要等到時(shí)鐘CLK的上跳沿到來(lái)。在輸出為高電平的情況下，即使KEY再次有效，也不會(huì)影響輸出。這說(shuō)明模塊一旦接受到了輸入，便立刻禁止在其之后的輸入，除非接收到復(fù)位脈沖的到來(lái)。在仿真時(shí)，應(yīng)該給出盡可能多的信號(hào)組合來(lái)測(cè)試系統(tǒng)，否則會(huì)常常將人引入誤區(qū)。圖13輸入檢測(cè)模塊的仿真結(jié)果8.3.7 計(jì)數(shù)模塊的詳細(xì)描述計(jì)數(shù)模塊的邏輯電路如圖14所示。數(shù)據(jù)預(yù)置端IN的數(shù)據(jù)在LOAD有效（高電平）時(shí)被打入內(nèi)部的寄存器。在EN有效的情況下，計(jì)數(shù)器開(kāi)始做減法計(jì)數(shù)。當(dāng)計(jì)數(shù)值減為0時(shí)，輸出為低電平。此模塊描述較簡(jiǎn)單，故省略模塊的仿真。LDENDCNTOUT圖14計(jì)數(shù)模塊的邏輯功能描述8.3.8 可編程單脈沖發(fā)生器的系統(tǒng)仿真以上，已經(jīng)對(duì)各個(gè)模塊進(jìn)行了描述。下面，就可以進(jìn)行系統(tǒng)仿真了。可編程單脈沖發(fā)生器的系統(tǒng)描述可見(jiàn)參考文獻(xiàn)（3）o圖15為可編程單脈沖發(fā)生器的邏輯仿真結(jié)果。由仿真結(jié)果可以看出，單脈沖輸出的持續(xù)時(shí)間（脈沖寬度）由輸入的脈寬參數(shù)DATA_IN決定。圖15可編程單脈沖發(fā)生器的邏輯仿真結(jié)果8.3.9 可編程單脈沖發(fā)