第二章FPGA、CPLD結(jié)構(gòu)原理

1、 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 2.1 2.1 概概 述述輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖最早的可編程電路結(jié)構(gòu)：F=AB+BC+ACPLDprogrammable logic devices2.1.1 PLD的發(fā)展歷程的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進(jìn)的改進(jìn)的 PLA 器件器件PALGAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能

2、模塊功能模塊的的SoPC片上可編程系統(tǒng)2.1.2 PLD2.1.2 PLD的分類的分類按集成度按集成度(PLD)分類分類 可編程邏輯器件（PLD） 簡單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 500門以下可編程邏輯器件從結(jié)構(gòu)上來分：（1）乘積項(xiàng)結(jié)構(gòu)器件基本結(jié)構(gòu)為“與或”陣列的器件 PLD、CPLD（2）查找表結(jié)構(gòu)器件 FPGA從編程工藝上劃分：（1）熔絲型器件（2）反熔絲型器件 一次性編程（3）EPROM型：紫外線擦除（4）EEPROM型：電可擦寫（5）SRAM型：查找表結(jié)構(gòu)器件，斷電后信息丟失（FPGA）（6）Flash型：（FPGA）反熔絲結(jié)構(gòu)，多次可

3、編程，也可以做到掉電后不需要重新配置2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.1 邏輯元件符號(hào)表示邏輯元件符號(hào)表示 PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 PLD的互補(bǔ)輸入的互補(bǔ)輸入 PLD中與陣列表示中與陣列表示 PLD中或陣列的表示中或陣列的表示 陣列線連接表示陣列線連接表示 2.2.1 邏輯元件符號(hào)表示邏輯元件符號(hào)表示 地 址譯 碼 器存 儲(chǔ) 單 元陣 列0A1A1nA0W1W1pW0F1F1mFnp2PROM基本結(jié)構(gòu)：基本結(jié)構(gòu)：0111201110110.AAAWAAAWAAAWnnnn其邏輯函數(shù)是：其邏輯函數(shù)是：2.2.2 PROM結(jié)構(gòu)原理結(jié)構(gòu)原理 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu)

4、與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp邏輯函數(shù)表示：邏輯函數(shù)表示：PROM表達(dá)的表達(dá)的PLD圖陣列圖陣列與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F用用PROM完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F01110100AAFAAAAFPLA邏輯陣邏輯陣列示意圖列示意圖與 陣 列 （ 可 編 程 ）或

5、 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F2.2.3 PLA結(jié)構(gòu)原理結(jié)構(gòu)原理 PLA與與 PROM的比較：的比較： 0A1A1F0F2A2F0A1A1F0F2A2F0A1A1F0F0A1A1F0FPAL結(jié)構(gòu)：結(jié)構(gòu)：PAL的常用表示：的常用表示：2.2.4 PAL結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.4 PAL結(jié)構(gòu)原理結(jié)構(gòu)原理 PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理1、GAL通用陣列邏輯器件2、GAL采用EEPROM工藝，具有電可擦除重復(fù)編程的特點(diǎn)3、GAL的“與或”結(jié)構(gòu)上沿用了PAL的與陣列可編程，或陣列固定的結(jié)構(gòu)4、對(duì)PAL的I/O結(jié)構(gòu)進(jìn)行了較大的改進(jìn)，

6、增加了輸出邏輯宏單元OLMCOLMC-output logic macro cellOLMC-有四種多路選擇輸出結(jié)構(gòu)，分別屬于三種模式：1、寄存器模式：寄存器輸出結(jié)構(gòu)；寄存器模式組合輸出雙向口結(jié)構(gòu)2、復(fù)合模式：組合輸出雙向口結(jié)構(gòu)；組合輸出結(jié)構(gòu)；3、簡單模式：反饋輸入結(jié)構(gòu)；輸出反饋結(jié)構(gòu)；輸出結(jié)構(gòu)2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理 寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)寄存器模式組合雙向輸出結(jié)構(gòu)寄存器模式組合雙向輸出結(jié)構(gòu)(1) 寄存器模式。寄存器模式。 組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)復(fù)合型組合輸出結(jié)構(gòu)復(fù)合型組合輸出結(jié)構(gòu)(2) 復(fù)合模式。復(fù)合模式。 反饋輸入結(jié)構(gòu)反饋輸入結(jié)構(gòu)輸出反饋結(jié)構(gòu)輸出反饋結(jié)構(gòu)簡單模式輸

7、出結(jié)構(gòu)簡單模式輸出結(jié)構(gòu)(3) 簡單模式。簡單模式。 2.2 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理簡單的PLD被CPLD取代的原因：1、陣列規(guī)模較小，資源不夠用于設(shè)計(jì)數(shù)字系統(tǒng)，多片，因此性能、成本及周期受影響2、片內(nèi)寄存器資源不足，且寄存器的結(jié)構(gòu)限制較多（如時(shí)鐘共用）難以構(gòu)成時(shí)序電路3、I/O不夠靈活，如三態(tài)控制等，限制了片內(nèi)資源的利用率。4、編程不便，需用專用的編程工具，對(duì)于使用熔絲型的簡單PLD更是不便主流CPLD是ALtera公司的MAX7000S系列器件：1、MAX7000S包含32256個(gè)宏單元， 每16個(gè)宏單元組成一個(gè)邏輯陣列塊（ logic array block,LAB)

8、. 每個(gè)宏單元含有一個(gè)可編程的與陣列和固定的或陣列，以及一個(gè)可配置寄存器 每個(gè)宏單元共享擴(kuò)展乘積項(xiàng)和高速并聯(lián)擴(kuò)展乘積項(xiàng)，它們可向每個(gè)宏單元提供多達(dá)32個(gè)乘積項(xiàng)，以構(gòu)成復(fù)雜的邏輯函數(shù)五部分組成：1、邏輯陣列 2、宏單元 3、擴(kuò)展乘積項(xiàng) 4、可編程連線陣列 5、I/O控制塊MAX7000系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu)2.2 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1邏輯陣列塊邏輯陣列塊(LAB) 2宏單元宏單元 MAX7000系列中的宏單元系列中的宏單元 三種時(shí)鐘輸入模式三種時(shí)鐘輸入模式 全局時(shí)鐘信號(hào)全局時(shí)鐘信號(hào) 全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能

9、全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) （1）共享擴(kuò)展項(xiàng)）共享擴(kuò)展項(xiàng) 并聯(lián)擴(kuò)展項(xiàng)饋送方式并聯(lián)擴(kuò)展項(xiàng)饋送方式（2）并聯(lián)擴(kuò)展項(xiàng)）并聯(lián)擴(kuò)展項(xiàng)4可編程連線陣列可編程連線陣列(PIA) PIA信號(hào)布線到信號(hào)布線到LAB的方式的方式 5I/O控制塊控制塊 EPM7128S器件的器件的I/O控制塊控制塊 2.4.1 查找表邏輯結(jié)查找表邏輯結(jié)構(gòu)構(gòu) 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) Cy

10、clone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 Cyclone III系列器件主要由系列器件主要由（1）邏輯陣列塊）邏輯陣列塊LAB；（2）嵌入式存儲(chǔ)器塊；）嵌入式存儲(chǔ)器塊；（3）I/O單元；單元；（4）嵌入式硬件乘法器；）嵌入式硬件乘法器；（5）PLL等模塊構(gòu)成等模塊構(gòu)成Cyclone III系列器件的可編程資源主要來自邏輯陣列塊系列器件的可編程資源主要來自邏輯陣列塊LAB，每個(gè)每個(gè)LAB都由多個(gè)邏輯單元都由多個(gè)邏輯單元LE構(gòu)成，構(gòu)成，LE是這種是這種FPGA最基本的最基本的可編程單元?？删幊虇卧E由一個(gè)由一個(gè)4輸入的查找表輸入的查找表LUT，進(jìn)位鏈邏輯和一個(gè)可編程的寄存，進(jìn)

11、位鏈邏輯和一個(gè)可編程的寄存器構(gòu)成器構(gòu)成Cyclone III 的的LE可以工作在下列兩種模式：可以工作在下列兩種模式：1、普通模式、普通模式 2、動(dòng)態(tài)模式、動(dòng)態(tài)模式2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 Cyclone III LE 普通模式普通模式2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 Cyclone III LE 動(dòng)態(tài)算術(shù)模式動(dòng)態(tài)算術(shù)模式Cyclone LAB 結(jié)構(gòu)1、包含10個(gè)LE；2、LE進(jìn)位鏈和級(jí)聯(lián)鏈3、LAB控制信號(hào)；4、LAB局部互鏈

12、5、LUT鏈；6、寄存器鏈進(jìn)位鏈：在動(dòng)態(tài)算術(shù)模式下LE的快速進(jìn)位選擇；通過冗余的進(jìn)位計(jì)算的方式來提供進(jìn)位功能的速度；在計(jì)算進(jìn)位時(shí)，預(yù)先對(duì)進(jìn)位輸入0和1的兩種情況都計(jì)算，然后再進(jìn)行選擇控制信號(hào)：每個(gè)LAB都有專用的邏輯來生成LE的控制信號(hào)，這些控制信號(hào)包括：兩個(gè)時(shí)鐘、兩個(gè)時(shí)鐘使能、兩個(gè)異步清零同步清零、異步預(yù)置/裝載信號(hào)同步裝載、加/減控制信號(hào)。在同一時(shí)刻最多10個(gè)控制信號(hào)局部互連：可以用來在同一個(gè)LAB的LE之間傳輸信號(hào)；可以驅(qū)動(dòng)在同一個(gè)LAB中的LE，可以連接行與列互連。2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 Cyclone III LAB 結(jié)構(gòu)結(jié)構(gòu)快速通

13、道快速通道(FastTrack) FastTrack遍布于整個(gè)遍布于整個(gè)FPGA器件，是一系列水平和垂器件，是一系列水平和垂直走向的連續(xù)式布線通道。直走向的連續(xù)式布線通道。 FastTrack連接是由遍布整個(gè)器件的連接是由遍布整個(gè)器件的“行互連行互連”和和“列列互線互線”組成的。組成的。 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 LAB陣列間互連陣列間互連 快速進(jìn)位選擇鏈快速進(jìn)位選擇鏈 嵌入式乘法器嵌入式乘法器壓控振蕩器給出一個(gè)信號(hào)壓控振蕩器給出一個(gè)信號(hào),一部分作為輸出一部分作為輸出,另一部分通過分頻與另一部分通過分頻與PLL IC所產(chǎn)生的本振信號(hào)作相位比較所

14、產(chǎn)生的本振信號(hào)作相位比較,為了保持頻率不變?yōu)榱吮３诸l率不變,就要求就要求相位差不發(fā)生改變相位差不發(fā)生改變,如果有相位差的變化如果有相位差的變化,則則PLL IC的電壓輸出端的電壓輸出端的電壓發(fā)生變化的電壓發(fā)生變化,去控制去控制VCO,直到相位差恢復(fù)直到相位差恢復(fù)!達(dá)到鎖頻的目的達(dá)到鎖頻的目的!能使受控振蕩器的頻率和相位均與輸入信號(hào)保持確定關(guān)系的閉環(huán)能使受控振蕩器的頻率和相位均與輸入信號(hào)保持確定關(guān)系的閉環(huán)電子電路。電子電路。 PLL工作原理工作原理2.5.1 內(nèi)部邏輯測(cè)試內(nèi)部邏輯測(cè)試 2.5 FPGA/CPLD2.5 FPGA/CPLD測(cè)試技術(shù)測(cè)試技術(shù) 2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)

15、試 邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu) 2.5.2 JTAG邊界掃描測(cè)試邊界掃描測(cè)試 邊界掃描邊界掃描IO引腳功能引腳功能引引 腳腳描描 述述功功 能能TDI測(cè)試數(shù)據(jù)輸入測(cè)試數(shù)據(jù)輸入(Test Data Input)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測(cè)試數(shù)據(jù)輸出測(cè)試數(shù)據(jù)輸出(Test Data Output)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。于高阻態(tài)。TMS測(cè)試模

16、式選擇測(cè)試模式選擇(Test Mode Select)控制信號(hào)輸入引腳，負(fù)責(zé)控制信號(hào)輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換?？刂破鞯霓D(zhuǎn)換。TMS必須在必須在TCK的上升沿到來之前穩(wěn)定。的上升沿到來之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入測(cè)試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入測(cè)試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范中規(guī)范中，該引腳可選，該引腳可選)。JTAG BST需要下

17、列寄存器：需要下列寄存器：指令寄存器指令寄存器旁路寄存器旁路寄存器邊界掃描寄存器邊界掃描寄存器用來決定是否進(jìn)行測(cè)試或訪問數(shù)據(jù)寄用來決定是否進(jìn)行測(cè)試或訪問數(shù)據(jù)寄存器操作存器操作這個(gè)這個(gè)1bit寄存器用來提供寄存器用來提供TDI和和TDO的最小串行通道的最小串行通道由器件引腳上的所有邊界掃描由器件引腳上的所有邊界掃描單元構(gòu)成單元構(gòu)成邊界掃描數(shù)據(jù)移邊界掃描數(shù)據(jù)移位方式位方式 JTAG BST系統(tǒng)內(nèi)系統(tǒng)內(nèi)部結(jié)構(gòu)部結(jié)構(gòu) JTAG BST系統(tǒng)與與系統(tǒng)與與FLEX器件關(guān)聯(lián)結(jié)構(gòu)圖器件關(guān)聯(lián)結(jié)構(gòu)圖 2.6.1 Lattice公司公司CPLD器件系列器件系列 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品

18、概述產(chǎn)品概述 1. ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2000E/2000VL/200VE系列系列 ispLSI5000V系列系列 ispLSI 8000/8000V系列系列 2. ispLSI器件的結(jié)構(gòu)與特點(diǎn)器件的結(jié)構(gòu)與特點(diǎn) 采用采用UltraMOS工藝工藝 系統(tǒng)可編程功能，所有的系統(tǒng)可編程功能，所有的ispLSI器件均支持器件均支持ISP功能功能 邊界掃描測(cè)試功能邊界掃描測(cè)試功能 加密功能加密功能 短路保護(hù)功能短路保護(hù)功能 2.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 1. Virtex-4系列系列FPGA 面向邏輯密集的

19、設(shè)計(jì)：面向邏輯密集的設(shè)計(jì)：Virtex-4 LX面向高性能信號(hào)處理應(yīng)用：面向高性能信號(hào)處理應(yīng)用：Virtex-4 SX面向高速串行連接和嵌入式處理應(yīng)用：面向高速串行連接和嵌入式處理應(yīng)用：Virtex-4 FX2. Spartan器件系列器件系列 3. XC9500系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 5. Xilinx的的IP核核 邏輯核邏輯核(LogiCORE) 通用類通用類 接口類接口類 AllianceAlliance核核 2.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA Stratix

20、 II提供了高速提供了高速I/O信號(hào)和接口信號(hào)和接口 :專用串行專用串行/解串（解串（SERDES）電路電路 動(dòng)態(tài)相位調(diào)整（動(dòng)態(tài)相位調(diào)整（DPA）電路電路 支持差分支持差分I/O信號(hào)電平信號(hào)電平 提供外部存儲(chǔ)器接口提供外部存儲(chǔ)器接口 2. Stratix系列系列FPGA 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 5. MAX系列系列CPLD 6. Cyclone系列系列FPGA低成本低成本FPGA 7. Cyclone II系列系列FPGA 8. Altera宏功能塊及宏功能塊及IP核核 2.6.4 Actel公司的公司的FPGA器件系列器件系列 2.6.5 Altera公司的公司的FPGA配置方式與器件系列配置方式與器件系列 Altera FPGA常用配置器件常用配置器件器器 件件功能描述功能描述封裝形式封裝形式EPC216956801位，3.3/5V供電20腳PLCC、32 腳 TQFPEPC110464961位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440 8001位，3.3/5V供電8腳PDIP、20腳PLCCEPC1213212 9421位，5V供電8腳PDIP、20腳PLCC、32腳