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文檔簡介

QUARTUS開發(fā)流程介紹

1.設(shè)計輸入

2.約束輸入

3.編譯選項設(shè)置

4.編譯方式

5.編譯報告

6.QSYS組件

7.仿真

8.文件燒入

9.學習途徑

10.討論1.設(shè)計輸入設(shè)計輸入主要有以下兩種：硬件描述語言（verilogHDL;VHDL）圖形文件（BlockDiagram/SchematicFile）1.設(shè)計輸入BDF文件Verilog文件2.約束輸入——器件設(shè)置選擇所使用的器件型號：2.約束輸入——器件設(shè)置由于使用的配置芯片不是官方認證的EPCS，所以配置管腳需進行如下設(shè)置：2.約束輸入——管腳約束方式一：PinPlanner2.約束輸入——管腳約束方式二：TCL腳本注意特殊功能管腳的分配，如時鐘、復(fù)位等2.約束輸入——時序約束時序約束：sdc文件2.約束輸入——時序約束PLL的輸出時序也可進行設(shè)置，尤其是當外部有SDRAM時。3.編譯選項設(shè)置

不同的選項設(shè)置會導(dǎo)致不同的編譯結(jié)果及編譯時間3.編譯選項設(shè)置

TOOLS中的Advisor可提供設(shè)置推薦參考：4.編譯方式

除傳統(tǒng)的編譯方式外還提供漸進式編譯：4.編譯方式

Smart編譯不用每次從頭編譯從而節(jié)省編譯時間5.編譯報告——資源使用

如果資源裕量不足則需優(yōu)化或跟換器件型號5.編譯報告——時序逼近

如果時序不滿足設(shè)計要求，則需返回至設(shè)計階段直至滿足為止6.QSYS組件7.仿真

8.文件燒入——方法1使用FlashProgrammer工具燒入，把quartus工程SOF文件以及軟件NIOS工程ELF文件都加入。8.文件燒入——方法2將SOF、ELF文件合并成一個.hex文件8.文件燒入——方法2將.hex文件轉(zhuǎn)換成JIC文件后，直接用quartus自帶的Programmer通過JTAG下載至配置芯片。9.學習途徑Altera中文論壇/index.aspxAltera知識庫/support/kdb/kdb-index.jsp在線培訓(xùn)

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