DSP+FPGA實(shí)現(xiàn)定位數(shù)字信號(hào)處理模塊

DSP+FPGA實(shí)現(xiàn)定位數(shù)字信號(hào)處理模塊1系統(tǒng)的硬件設(shè)計(jì)對(duì)于主動(dòng)定位系統(tǒng).水下目標(biāo)的合作聲信標(biāo)發(fā)射的信號(hào)頻率可達(dá)100kHz，因此為了滿足工程應(yīng)用所需的測(cè)量精度，信號(hào)處理模塊的采樣頻率應(yīng)不小于500kHz。但是由于主動(dòng)定位系統(tǒng)是在統(tǒng)一的同步時(shí)序下工作的，因此每個(gè)處理模塊只要獲得接收信號(hào)相對(duì)同步信號(hào)的時(shí)延即可，也就是說，每個(gè)處理模塊只需進(jìn)行一路接收信號(hào)與不同發(fā)射信號(hào)的時(shí)延估計(jì)。而對(duì)于被動(dòng)定位系統(tǒng)，目標(biāo)輻射噪聲的頻率范圍主要位于100Hz～2kHz，因此信號(hào)處理模塊的采樣頻率不小于10kHz就可以滿足要求。但是由于被動(dòng)定位系統(tǒng)沒有統(tǒng)一的同步時(shí)序，因此只能通過估計(jì)不同接收信號(hào)的相對(duì)時(shí)延來進(jìn)行目標(biāo)的方位估計(jì)，也就是說，每個(gè)處理模塊所需進(jìn)行處理的接收信號(hào)不小于2個(gè)通道。深入分析主/被動(dòng)定位方法的信號(hào)體制及相應(yīng)的處理方法可知，主動(dòng)定位系統(tǒng)所需的信號(hào)處理模塊的硬件規(guī)模和性能要求較高，因此信號(hào)處理模塊的硬件設(shè)計(jì)以主動(dòng)定位系統(tǒng)的性能指標(biāo)為主、兼顧被動(dòng)定位系統(tǒng)的指標(biāo)要求。1.1模塊的硬件功能及組成本文設(shè)計(jì)的數(shù)字信號(hào)處理模塊的主要技術(shù)指標(biāo)包括：1)輸入模擬信號(hào)：通道數(shù)為3路，信號(hào)幅度為-10～10V，頻率為100Hz～30kHz;2)通訊接口：RS422口及RS232接口各1個(gè)，自定義的通用IO口16位;3)輸出模擬信號(hào)：通道數(shù)為2路，信號(hào)幅度為-10～10V;4)LCD顯示屏：彩色觸摸屏;5)運(yùn)算能力：實(shí)時(shí)進(jìn)行水下目標(biāo)定位。

根據(jù)水下定位系統(tǒng)的功能需求和上述的指標(biāo)要求，采用基于DSP+FPGA的硬件架構(gòu)進(jìn)行數(shù)字信號(hào)處理模塊的設(shè)計(jì)，如圖1所示。其中FPGA實(shí)現(xiàn)系統(tǒng)的時(shí)序控制、各種接口轉(zhuǎn)換、數(shù)字信號(hào)預(yù)處理(如FIR濾波、FFT運(yùn)算)，而DSP實(shí)現(xiàn)系統(tǒng)的副本相關(guān)或互相關(guān)、包絡(luò)檢波等信號(hào)處理任務(wù);這樣既充分利用了FPGA的高度并行性和實(shí)時(shí)性，又充分使用了DSP的信號(hào)處理能力，使系統(tǒng)結(jié)構(gòu)靈活、通用性強(qiáng)、運(yùn)算能力強(qiáng)度，具有較好的工程應(yīng)用參考價(jià)值。1.2硬件系統(tǒng)的主要器件選型1.2.1信號(hào)處理器數(shù)字信號(hào)處理(DigitalSignalProcessing，DSP)的主要任務(wù)是完成水下目標(biāo)的方位估計(jì)。因此選擇DSP時(shí)首先考慮它的運(yùn)算能力，在滿足運(yùn)算速度要求的前提下，要求DSP的功耗小、外圍電路設(shè)計(jì)簡(jiǎn)單，軟件開發(fā)容易。目前可供選擇的DSP很多，包括TI公司的C2000系列、C5000系列、C6000系列，AD公司的BlackFin系列、SHARC系列、TigerSHARC系列等等，每款DSP都有其不同的特點(diǎn)。針對(duì)本文設(shè)計(jì)的定位系統(tǒng)，綜合考慮各因素，選用TI公司的TMS320VC5509A作為系統(tǒng)的DSP。TMS320VC5509A是一款16位定點(diǎn)DSP，其片內(nèi)的128Kx16bitSRAM空間可滿足算法的存儲(chǔ)空間需求;內(nèi)核200MHz的時(shí)鐘頻率可滿足系統(tǒng)的實(shí)時(shí)性要求;4個(gè)外部存儲(chǔ)器片選信號(hào)便于通過FPGA，實(shí)現(xiàn)DSP與其他在板外設(shè)的數(shù)據(jù)交流和通信;5個(gè)外部中斷輸入可滿足外部設(shè)備對(duì)DSP的突發(fā)請(qǐng)求。1.2.2FPGA現(xiàn)場(chǎng)可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)的功能是實(shí)現(xiàn)系統(tǒng)的時(shí)序控制，并完成外部設(shè)備與DSP的接口轉(zhuǎn)換，同時(shí)為了提高系統(tǒng)的實(shí)時(shí)性，實(shí)現(xiàn)定位系統(tǒng)的數(shù)字信號(hào)預(yù)處理，因此本文的FPGA選擇主要考慮FPGA的片內(nèi)存儲(chǔ)器容量、乘法器數(shù)量、宏單元數(shù)量、性價(jià)比及開發(fā)的方便性等。目前可供選用的FPGA很多，根據(jù)定位系統(tǒng)的具體需求和研發(fā)人員的開發(fā)經(jīng)驗(yàn)，選用Altera公司的EP2C35F484作為系統(tǒng)的FPGA，用于實(shí)現(xiàn)其相應(yīng)的功能。EP2C35F484內(nèi)部具有33216個(gè)邏輯單元(LEs)，能夠滿足系統(tǒng)的各種時(shí)序控制;483840bits的RAM容量可以為DSP提供足夠大的輸入輸出緩存，配合35個(gè)的乘法器，可以方便地實(shí)現(xiàn)數(shù)字信號(hào)預(yù)處理;4個(gè)PLL可以很方便地為系統(tǒng)產(chǎn)生不同的時(shí)鐘信號(hào)或時(shí)序;322個(gè)用戶I/O引腳數(shù)配合豐富的Les便于實(shí)現(xiàn)各種輸入輸出接口轉(zhuǎn)換。1.2.3模數(shù)及數(shù)模轉(zhuǎn)換器模數(shù)及數(shù)模轉(zhuǎn)換器的選擇需同時(shí)考慮轉(zhuǎn)換頻率和分辨率。因此根據(jù)系統(tǒng)對(duì)輸入模擬信號(hào)的精度要求，選擇分辨率為16位的AD7665作為系統(tǒng)的模數(shù)(A/D)轉(zhuǎn)換器。AD7665的最高采樣頻率可達(dá)570kS/s，而且其允許的輸范圍為±10V。滿足系統(tǒng)的動(dòng)態(tài)范圍;其數(shù)字輸出可采用串行或并行接口方式，便于與DSP或FPGA接口。根據(jù)系統(tǒng)對(duì)輸出模擬信號(hào)的精度要求，選用18位的AD5545作為系統(tǒng)的數(shù)模轉(zhuǎn)換器(D/A)。AD5545是電流型輸出型的雙路D/A轉(zhuǎn)換器。由于AD5545采用串行接口方式接收控制器的數(shù)據(jù)，因此AD5545的幾何尺寸極小，便于高度集成。1.2.4存儲(chǔ)器作為一個(gè)可以獨(dú)立運(yùn)行的系統(tǒng)，總需要一定容量的非易失性存儲(chǔ)器，用于存儲(chǔ)系統(tǒng)的指令代碼和缺省的系統(tǒng)參數(shù)，因此本模塊采用閃存(FLASH存儲(chǔ)器)AMD29LV256M進(jìn)行系統(tǒng)的非易失存儲(chǔ)器設(shè)計(jì)。AM29LV256M的容量為256MBit，可以方便地構(gòu)成16Mx16-Bit或者32Mx8-Bit的存儲(chǔ)器，滿足代碼的固化需求。另外由于采用LCD液晶屏作為系統(tǒng)的顯示器，而現(xiàn)有的LCD顯示器沒有顯