快速浮點除法器ip核的fpga實現(xiàn)

快速浮點除法器ip核的fpga實現(xiàn)

0浮點數(shù)除法運算隨著計算機和計算機科學的快速發(fā)展，人們對高精度計算、高速數(shù)字處理器和三維數(shù)據(jù)處理的應用要求越來越高。浮點型除法器是其處理的核心之一,但一般都是采用計算機軟件算法或在DSP芯片內(nèi)實現(xiàn),由于處理速度受時鐘頻率的限制,難以實現(xiàn)高速實時運算且不易在線修改,從而加重了芯片處理的負擔。EDA技術(shù)和大規(guī)?？删幊涕T陣列芯片F(xiàn)PGA(FieldProgrammableGateArray)的出現(xiàn)提供了用硬件直接實現(xiàn)浮點數(shù)除法運算的可能。由于用硬件實現(xiàn)的浮點型除法運算器,能夠以并行運算的方式工作,速度快,運行可靠,并且可以作為IP核被隨時調(diào)用,所以在性能和應用的靈活性上都有極大的優(yōu)勢。本文應用硬件描述語言Verilog和FPGA可編程技術(shù),遵循IEEE754浮點數(shù)標準的表示方法和運算規(guī)則,在FPGA芯片上實現(xiàn)了一種快速浮點型除法器IP核設(shè)計,試圖解決高速數(shù)字信號處理的瓶頸問題。1浮點數(shù)的編碼材料代表了一個編碼常用的浮點格式為IEEE754標準,有單精度浮點數(shù)、雙精度浮點數(shù)和擴展雙精度浮點數(shù)3種,單精度為32位,雙精度為64位,擴展雙精度為80位,位數(shù)越多精度越高,表示范圍也越大,表示形式見表1。以IEEE754單精度浮點數(shù)為例,其階碼(包括了符號位)是用具有127偏置量的偏置法所表示的帶符號數(shù),尾數(shù)表示為一個小于1的數(shù)。但浮點數(shù)的有效數(shù)字是1加上尾數(shù)分,對規(guī)格化數(shù)而言,其尾數(shù)部分在內(nèi)存中是以壓縮格式進行存儲的,因此先導1是隱含的。當按照IEEE格式的數(shù)進行運算時,尾數(shù)部分通常是非壓縮格式的,也就是說隱藏的1是處于顯示狀態(tài)的,0,±∞,NaNs(NotaNumber)和非規(guī)格化的數(shù)的表示可參見文獻。2指數(shù)相減后再算例兩個浮點數(shù)相除,其商的符號位為兩數(shù)的符號位做“異或”(XOR)運算,指數(shù)為兩數(shù)的指數(shù)相減后加上127變?yōu)橐拼a形式表示,尾數(shù)為兩數(shù)的尾數(shù)(Mantissa)相除,然后對結(jié)果做正規(guī)化、判斷是否溢出,得到最后結(jié)果。2.1指數(shù)相減的一般方法IEEE標準的指數(shù)用移碼形式表示,移碼的定義為[A]=2n+A-2n≤A<2n(Mod2n+1)按此定義,浮點型除法器指數(shù)的運算表達式為E=A?bias?(B+bias)+bias=A?B?bias=A+Bˉˉˉ?bias+1=A+Bˉˉˉ+biasE=A-bias-(B+bias)+bias=A-B-bias=A+Bˉ-bias+1=A+Bˉ+bias+2(1)+2(1)其中A和B分別是被除數(shù)和除數(shù)的指數(shù)。在進行相減時要注意指數(shù)是用移碼表示的,指數(shù)的存儲值相減后,應加上一個偏移量bias。若指數(shù)的結(jié)果大于FEH,則輸出結(jié)果上溢;若指數(shù)結(jié)果小于01H,則輸出結(jié)果下溢。2.2s13計算在一般算法中,設(shè)被除數(shù)為f_a,除數(shù)為f_b,第i次的商為Qi,第i次得到的臨時余數(shù)為Ri,令R0=f_a,則有R0=q1×f_b+R1(2)當R0-f_b夠減時q1=1,反之q1=0,然后需要將除數(shù)f_b右移1位(除以2),即R1=q2×(f_b×2-1)+R2(3)由式(2),(3)得R2=R1-q2×(f_b×2-1)=(R0-q1×f_b)-q2×(f_b×2-1)(4)則當R0-f_b夠減時q1=1,反之q1=0;當(R0-q2×f_b)-f_b×2-1夠減時q2=1,反之q2=0。即只要存儲有f_b與20和2-1的乘積即f_b和f_b×2-1,通過兩次減運算(包括比較)就可獲得兩位商q1和q2。又R4=(R2-q3×f_b×2-2)-q4×(f_b×2-3),將其兩邊同時乘以4(左移兩位)時,有R′4=R4×22=(R2×22-q3×f_b)-q4×(f_b×2-1)=(R′2-q3×f_b)-q4×(f_b×2-1)若再次令R0=R′2,根據(jù)式(4)即可通過兩次減運算(包括比較)又可獲得兩位商q3和q4,此時僅需一次移位,即余數(shù)R2左移兩位得R′2。如此重復,即可得到商的其余各位,而省去一半運算時間。2.3尾數(shù)運算的傳統(tǒng)判斷電路浮點除法器由符號運算、指數(shù)運算、尾數(shù)運算和舍入單元構(gòu)成。整個浮點除法器結(jié)構(gòu)如圖1所示。其中,S1,S2,E1,E2,M1,M2分別是f_a,f_b的符號位、指數(shù)和尾數(shù)。當輸入數(shù)據(jù)時首先要判斷操作數(shù)的類型,因為只對規(guī)格化數(shù)的運算結(jié)果才是有意義的,對于±0或NaN參與的運算,需要通過另外的判斷電路產(chǎn)生。尾數(shù)運算部分是對尾數(shù)進行快速除法運算,之后進行規(guī)格化處理來使尾數(shù)的范圍滿足IEEE754標準規(guī)定的規(guī)格化數(shù)的范圍。階碼調(diào)整是指當尾數(shù)計算結(jié)果在規(guī)格化位移中發(fā)生左移或右移時,分別給階碼值減去或加上相應的移位次數(shù)。舍入處理單元使得有效數(shù)據(jù)的位數(shù)保持在固定位數(shù)范圍內(nèi)。階碼浮點運算為當尾數(shù)計算結(jié)果發(fā)生溢出需進行右移規(guī)格化時,階碼應當加1;當規(guī)格化后尾數(shù)為全1且舍入時需要給末位加1,在舍入后尾數(shù)計算也會發(fā)生溢出,這時尾數(shù)要右移,階碼要加1。不過這兩種情況不可能同時發(fā)生,因此階碼調(diào)整只可能有階碼加1和階碼不變兩種情況。3除高速浮點外，法器的模擬和綜合3.1fpga設(shè)計方法本文采用基于HDL描述、Matlab和Simulink聯(lián)合仿真、FPGA實現(xiàn)的設(shè)計方法。首先通過ModelSim6.0仿真軟件對快速浮點除法器算法進行功能仿真,然后采用VerilogHDL語言對除法器進行設(shè)計描述,經(jīng)過綜合布局布線后下載到FPGA上。3.2浮點除法器功能模擬為了驗證該浮點型除法器的性能,使用的仿真軟件是ModelSim6.0。ModelSim是業(yè)界優(yōu)秀的HDL語言仿真器,它最大的特點是其強大的調(diào)試功能,ModelSim還具有多種模式的波形比較功能、支持加密IP,可以實現(xiàn)與Matlab的Simulink的聯(lián)合仿真等。例如,將被除數(shù)f_a=1500000及除數(shù)f_b=-250000轉(zhuǎn)換成浮點數(shù)的格式分別為f_a=49B71B00H及f_b=C8742400H作為輸入送到除法器中,在ModelSim上進行功能仿真后的波形圖如圖2,3,4所示。得到輸出結(jié)果為f_out=C0C00000H=11000000110000000000000000000000B,即符號sign=1,指數(shù)ep=10000001B=81H=7FH+02H以及尾數(shù)mantissa=100000000000000000000000B=800000H,得到的結(jié)果為:f_out=100000000000000000000000B×22=-6f,驗證了電路設(shè)計的正確性。從圖2可以看出傳統(tǒng)算法的浮點除法器的運算時間為509ns,若存儲f_b和f_b×2-1共2個臨時乘積數(shù)據(jù),即可通過2次減運算(包括比較)就可獲得2位商q1和q2,運算時間為270ns(如圖3所示),與圖2比較可省去近一半的運算時間。當存儲f_b,f_b×2-1和f_b×2-2共3個臨時乘積數(shù)據(jù)時,即可通過3次減運算(包括比較)就可獲得3位商q1,q2和q3,運算時間為190ns,與圖2比較可省去2/3的運算時間。若存儲有f_b,f_b×2-1,…,f_b×2-7共8個臨時乘積數(shù)據(jù),即可通過8次減運算(包括比較)就可以獲得8位商q1,q2,…,q8,而省掉了7/8的移位過程。在Altera公司的集成開發(fā)環(huán)境QuartusII6.0下,采用VerilogHDL語言對系統(tǒng)進行描述,完成浮點除法器的綜合和布局布線,約束頻率為100MHz,經(jīng)過電路優(yōu)化和時序約束,綜合后電路可以在110MHz的時鐘下正常工作,完全可以達到高速數(shù)字信號處理的要求。4fpga芯片的仿真分析浮點數(shù)的除法運算是所有浮點運算中較復雜、處理速度較慢的一種。本文采用存儲乘積項有效減少除法過程中移位操作的快速算法,在ModelSim下對其進行仿真分析,應用QuartusII開發(fā)工具對設(shè)計進