基于FPGA的數(shù)字調(diào)制系統(tǒng)設(shè)計(jì)

要摘要在科學(xué)技術(shù)迅速發(fā)展尤其是在通信領(lǐng)域以及電子信息方面的發(fā)展更為突出的今天，設(shè)計(jì)者需要一個(gè)高速通用硬件平臺(tái)來(lái)實(shí)現(xiàn)并驗(yàn)證自己的通信系統(tǒng)和相關(guān)算法。FPGA（現(xiàn)場(chǎng)可編程門陣列）作為一種大規(guī)?？删幊踢壿嬈骷?，體系結(jié)構(gòu)和邏輯單元靈活、集成度高、適用范圍寬，并且設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)并可實(shí)時(shí)在線檢驗(yàn)，廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)。與傳統(tǒng)的DSP（數(shù)字信號(hào)處理器）或GPP（通用處理器）相比，F(xiàn)PGA在某些信號(hào)處理任務(wù)中表現(xiàn)出非常強(qiáng)的性能，具有高吞吐率、架構(gòu)和算法靈活、并行計(jì)算、分配存儲(chǔ)以及動(dòng)態(tài)配置等優(yōu)勢(shì)，因此非常適合用于設(shè)計(jì)驗(yàn)證高速通信系統(tǒng)的基帶處理部分。基于FPGA的通信系統(tǒng)基帶設(shè)計(jì)驗(yàn)證平臺(tái)采用大容量、高性能的FPGA器件，為通信系統(tǒng)的基帶設(shè)計(jì)提供了一個(gè)有效的硬件實(shí)現(xiàn)平臺(tái)?；贔PGA的實(shí)現(xiàn)和驗(yàn)證與計(jì)算機(jī)仿真相結(jié)合，將大大加速通信系統(tǒng)基帶部分的快速原型設(shè)計(jì)，極大地方便了對(duì)實(shí)時(shí)性和運(yùn)算量有較高要求的各類算法的驗(yàn)證。本論文實(shí)現(xiàn)了一種基于FPGA的數(shù)字信號(hào)調(diào)制系統(tǒng)的實(shí)現(xiàn)方案，由曼徹斯特編碼加密后通過(guò)頻移鍵控（FSK）數(shù)字調(diào)制，在QuartusII軟件上進(jìn)行了邏輯編譯，以及代碼時(shí)序仿真，進(jìn)而驗(yàn)證系統(tǒng)的可行性與可靠性。關(guān)鍵詞：現(xiàn)場(chǎng)可編程門陣列，頻移鍵控調(diào)制，曼徹斯特編碼AbstractInscienceandtechnologyaredevelopingrapidlyespeciallyincommunicationfieldandthedevelopmentofelectronicinformationmoreprominenttoday,designersneedahigh-speedgeneralhardwareplatformtorealizeandverifytheircommunicationsystemandrelatedalgorithm.TheFPGA(fieldprogrammablegatesarray)asalarge-scaleprogrammablelogicdevices,thesystemstructureandlogicunit,flexible,integration,andwideapplicationscopeofshortdevelopmentcycle,designandmanufactureoflowcost,developmenttoolsandon-lineinspectioncanbeadvanced,theproductiswidelyappliedintheprototypedesignandproduction.AndthetraditionofDSP(digitalsignalprocessor)orGPP(gm),FPGAprocessorinsomesignalprocessingtasksshowsverystrongperformance,highthroughput,architectureandalgorithm,parallelcomputingandstorageanddistributionofthedynamicconfigurationadvantages,thereforeisverysuitableforhigh-speedcommunicationsystemdesignverificationprocessingparts.BasebandThecommunicationssystembasedonFPGAbasebanddesignverificationplatformusingthelargecapacityandhighperformanceFPGAdeviceforcommunicationsystem,thebasebanddesignprovidesaneffectiverealizationofhardwareplatform.BasedonFPGAandvalidationandcomputersimulationcombiningcommunicationsystemwillbegreatlyaccelerated,rapidprototypingdesignpartbaseband,greatplaceforreal-timecomputationandshowthealgorithmhashigherrequirementofthevalidation.ThispaperbasedonFPGArealizingthedigitalsignalmodulationsystemimplementationschemebyManchestercodingencrypted,byFSKdigitalmodulation,andintheQuartusIIsoftwareonthelogicalcompiled,andreliabilityoftheverificationsystem.Keywords：FPGA，F(xiàn)SK，Manchestercoding

目錄目摘要IAbstractII緒論1課題背景 1研究現(xiàn)狀 1課題研究的目的和意義22硬件平臺(tái)概述3FPGA簡(jiǎn)介3FPGA系統(tǒng)設(shè)計(jì)流程9QuartusⅡ簡(jiǎn)介103系統(tǒng)算法介紹14曼徹斯特編碼簡(jiǎn)介 14曼徹斯特編碼的原理14數(shù)字調(diào)制技術(shù)概述 153.4FSK調(diào)制原理以及其特點(diǎn)16

3.4FSK調(diào)制原理以及其特點(diǎn)164系統(tǒng)方案設(shè)計(jì)204系統(tǒng)方案設(shè)計(jì)2020VHDL硬件描述語(yǔ)言20功能模塊介紹215總結(jié)與展望28TOC\o"1-5"\h\z總結(jié) 28展望 28致 謝 30參考文獻(xiàn)31附錄1：英文文獻(xiàn) 32附錄2：中文文獻(xiàn) 40附錄3：設(shè)計(jì)總圖 47緒論課題背景從1837年莫爾斯發(fā)明電報(bào)算起，一個(gè)世紀(jì)以來(lái)，通信的發(fā)展大致經(jīng)歷了三大階段：以1837年發(fā)明電報(bào)（莫爾斯電碼）為標(biāo)志的通信初級(jí)階段；以1948年香農(nóng)提出的信息論開始的近代通信階段；以20世紀(jì)70年代出現(xiàn)的光纖通信為代表的和以綜合業(yè)務(wù)數(shù)字網(wǎng)迅速崛起為標(biāo)志的現(xiàn)代通信階段。光纖通信技術(shù)、衛(wèi)星通信技術(shù)和移動(dòng)通信技術(shù)成為現(xiàn)代通信技術(shù)的三大主要發(fā)展方向。專用集成電路（ASIC）即特定的電子電路和系統(tǒng)（包括模擬、數(shù)字與數(shù)?；旌想娐罚┑脑O(shè)計(jì)與制造，在發(fā)達(dá)國(guó)家已經(jīng)完成了由傳統(tǒng)模式向現(xiàn)代化設(shè)計(jì)模式的轉(zhuǎn)變，即完成了向電子線路與系統(tǒng)功能設(shè)計(jì)的轉(zhuǎn)變。通過(guò)軟件開發(fā)工具完成硬件電路的設(shè)計(jì)，近年來(lái)在國(guó)內(nèi)也已經(jīng)逐漸開展起來(lái)，并引進(jìn)了一些國(guó)外的先進(jìn)設(shè)計(jì)技術(shù)在各種新型電子設(shè)備和采用電子線路的設(shè)備中廣泛使用。其中，由于“現(xiàn)場(chǎng)可編程門陣列”（FPGA）設(shè)計(jì)靈活、速度快，在數(shù)字專用集成電路的設(shè)計(jì)中得到更為廣泛的使用。復(fù)雜可編程邏輯器件（CPLD）/現(xiàn)場(chǎng)可編程門陣列（FPGA）器件集成度高、體積小，具有通過(guò)用戶編程實(shí)現(xiàn)專門應(yīng)用的功能。它允許電路設(shè)計(jì)者利用基于計(jì)算機(jī)的開發(fā)平臺(tái)，經(jīng)過(guò)設(shè)計(jì)輸入、仿真、測(cè)試和校驗(yàn)，直到達(dá)到預(yù)期的結(jié)果。使用CPLD/FPGA器件可以大大縮短系統(tǒng)的研制周期，減少資金投入。更吸引人的是，采用CPLD/FPGA器件可以將原來(lái)的電路板級(jí)產(chǎn)品集成為芯片級(jí)產(chǎn)品，從而降低了功耗，提高了可靠性，同時(shí)還可以很方便地對(duì)設(shè)計(jì)進(jìn)行在線修改。它成為研制開發(fā)的理想器件之一，特別適合與產(chǎn)品的樣機(jī)開發(fā)和小批量生產(chǎn)，因此有時(shí)人們也把FPGA稱為可編程的ASIC。研究現(xiàn)狀1985年，Xilinx公司推出的全球第一款FPGA產(chǎn)品XC2064怎么看都像是一只“丑小鴨”——采用2μm工藝，包含64個(gè)邏輯模塊和85000個(gè)晶體管，門數(shù)量不超過(guò)1000個(gè)。22年后的2007年，F(xiàn)PGA業(yè)界雙雄Xilinx和Altera公司紛紛推出了采用最新65nm工藝的FPGA產(chǎn)品，其門數(shù)量已經(jīng)達(dá)到千萬(wàn)級(jí)，晶體管個(gè)數(shù)更是超過(guò)10億個(gè)。一路走來(lái)，F(xiàn)PGA在不斷地緊跟并推動(dòng)著半導(dǎo)體工藝的進(jìn)步——2001年采用150nm工藝、2002年采用130nm工藝，2003年采用90nm工藝，2006年采用65nm工藝。FPGA對(duì)半導(dǎo)體產(chǎn)業(yè)最大的貢獻(xiàn)莫過(guò)于創(chuàng)立了無(wú)生產(chǎn)線（Fabless）模式。如今采用這種模式司空見慣，但是在20多年前，制造廠被認(rèn)為是半導(dǎo)體芯片企業(yè)必須認(rèn)真考慮的主要競(jìng)爭(zhēng)優(yōu)勢(shì)。然而，基于過(guò)去制造廠直接、清晰的業(yè)務(wù)模式，Xilinx創(chuàng)始人之一BernieVonderschmitt成功地使日本精工公司（Seiko）確信利用該公司的制造設(shè)施來(lái)生產(chǎn)Xilinx公司設(shè)計(jì)的芯片對(duì)雙方都是有利的，于是，無(wú)生產(chǎn)線模式誕生了。未來(lái)，相信FPGA還將在更多方面改變半導(dǎo)體產(chǎn)業(yè)！課題研究的目的和意義FPGA即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的。它主要解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA的使用非常靈活，同一片F(xiàn)PGA通過(guò)不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進(jìn)一步降低，F(xiàn)PGA還將進(jìn)入更多的應(yīng)用領(lǐng)域。2硬件平臺(tái)概述FPGA簡(jiǎn)介目前以硬件描述語(yǔ)言（Verilog或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來(lái)說(shuō)比ASIC(專用集成芯片)的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD(復(fù)雜可編程邏輯器件備)。FPGA的芯片結(jié)構(gòu)及工作原理FPGA采用了邏輯單元陣列LCA(LogicCellArray)這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB(ConfigurableLogicBlock)、輸出輸入模塊IOB(InputOutputBlock)和內(nèi)部連線(Interconnect)三個(gè)部分。每個(gè)模塊的功能如下：可編程輸入輸出單元(IOB)可編程輸入/輸出單元簡(jiǎn)稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求，其示意結(jié)構(gòu)如圖2-1所示。FPGA內(nèi)的I/O按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。通過(guò)軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動(dòng)電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來(lái)越高，一些高端的FPGA通過(guò)DDR寄存器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率。圖2-1典型的IOB內(nèi)部結(jié)構(gòu)示意圖外部輸入信號(hào)可以通過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA內(nèi)部。當(dāng)外部輸入信號(hào)經(jīng)過(guò)IOB模塊的存儲(chǔ)單元輸入到FPGA內(nèi)部時(shí)，其保持時(shí)間（HoldTime）的要求可以降低，通常默認(rèn)為0。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組（bank），每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO電壓相同是接口標(biāo)準(zhǔn)的基本條件?？膳渲眠壿媺K（CLB）CLB是FPGA內(nèi)的基本邏輯單元。CLB的實(shí)際數(shù)量和特性會(huì)依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)可配置開關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些選型電路（多路復(fù)用器等）和觸發(fā)器組成。開關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個(gè)（一般為4個(gè)或2個(gè)）相同的Slice和附加邏輯構(gòu)成，如圖2-2所示。每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式RAM和分布式ROM。圖2-2典型的CLB結(jié)構(gòu)示意圖Slice是Xilinx公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖2-3所示，一個(gè)Slice由兩個(gè)4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。算術(shù)邏輯包括一個(gè)異或門（XORG）和一個(gè)專用與門（MULTAND），一個(gè)異或門可以使一個(gè)Slice實(shí)現(xiàn)2bit全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯由專用進(jìn)位信號(hào)和函數(shù)復(fù)用器（MUXC）組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作；4輸入函數(shù)發(fā)生器用于實(shí)現(xiàn)4輸入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的兩個(gè)輸入函數(shù)為6輸入，可以實(shí)現(xiàn)6輸入LUT或64比特移位寄存器）；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的處理速度。圖2-3典型的4輸入Slice結(jié)構(gòu)示意圖數(shù)字時(shí)鐘管理模塊（DCM）業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時(shí)鐘管理（Xilinx的全部FPGA均具有這種特性）。Xilinx推出最先進(jìn)的FPGA提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過(guò)濾功能。嵌入式塊RAM（BRAM）大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應(yīng)用范圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲(chǔ)器（CAM）以及FIFO等常用存儲(chǔ)結(jié)構(gòu)。RAM、FIFO是比較普及的概念，在此就不冗述。CAM存儲(chǔ)器在其內(nèi)部的每個(gè)存儲(chǔ)單元中都有一個(gè)比較邏輯，寫入CAM中的數(shù)據(jù)會(huì)和內(nèi)部的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊RAM，還可以將FPGA中的LUT靈活地配置成RAM、ROM。現(xiàn)場(chǎng)可變成門陣列（Field-programmablegatearray,FPGA）填補(bǔ)了數(shù)和FIFO等結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的一個(gè)重要因素。單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量(位寬深度)不能大于18k比特；其次，位寬最大不能超過(guò)36比特。當(dāng)然，可以將多片塊RAM級(jí)聯(lián)起來(lái)形成更大的RAM，此時(shí)只受限于芯片內(nèi)塊RAM的數(shù)量，而不再受上面兩條原則約束。豐富的布線資源布線資源連通FPGA內(nèi)部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。FPGA芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位/置位的布線；第二類是長(zhǎng)線資源，用以完成芯片Bank間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號(hào)線。在實(shí)際中設(shè)計(jì)者不需要直接選擇布線資源，布局布線器可自動(dòng)地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來(lái)連通各個(gè)模塊單元。從本質(zhì)上講，布線資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。底層內(nèi)嵌功能單元內(nèi)嵌功能模塊主要指DLL(DelayLockedLoop)、PLL(PhaseLockedLoop)、DSP和CPU等軟處理核(SoftCore)?，F(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC平臺(tái)過(guò)渡。DLL和PLL具有類似的功能，可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻，以及占空比調(diào)整和移相等功能。Xilinx公司生產(chǎn)的芯片上集成了DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時(shí)集成了PLL和DLL。PLL和DLL可以通過(guò)IP核生成的工具方便地進(jìn)行管理和配置。內(nèi)嵌專用硬核內(nèi)嵌專用硬核是相對(duì)底層嵌入的軟核而言的，指FPGA處理能力強(qiáng)大的硬核(HardCore)，等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA中都集成了專用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的FPGA內(nèi)部都集成了串并收發(fā)器(SERDES)，可以達(dá)到數(shù)十Gbps的收發(fā)速度。Xilinx公司的高端產(chǎn)品不僅集成了PowerPC系列CPU，還內(nèi)嵌了DSPCore模塊，其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是EDK和PlatformStudio，并依此提出了片上系統(tǒng)(SystemonChip)的概念。通過(guò)PowerPC、Miroblaze、Picoblaze等平臺(tái)，能夠開發(fā)標(biāo)準(zhǔn)的DSP處理器及其相關(guān)應(yīng)用，達(dá)到SOC的開發(fā)目的。FPGA的作用現(xiàn)場(chǎng)可編程門陣列(Field-programmablegatearray,FPGA)填補(bǔ)了數(shù)字系統(tǒng)設(shè)計(jì)的空白，是對(duì)微處理器的補(bǔ)充。盡管微處理器能用于許多場(chǎng)合，但是它們依靠軟件才能實(shí)現(xiàn)其功能，因此比起定制芯片，它們一般運(yùn)行速度比較慢而且功耗大。同樣地，F(xiàn)PGA也不是定制芯片，因此，它們無(wú)法像那些為某一應(yīng)用而設(shè)計(jì)的定制芯片那么擅長(zhǎng)完成特定功能。FPGA一般也比定制邏輯芯片的運(yùn)行速度慢而且功耗大，同時(shí)相對(duì)較貴；所以人們認(rèn)為定制芯片更便宜。然而，由于它們是標(biāo)準(zhǔn)器件，因而能夠彌補(bǔ)定制芯片的一些不足。從完成設(shè)計(jì)到取得一個(gè)可工作的芯片之間不用等待，可以把程序?qū)懭隖PGA并立即進(jìn)行測(cè)試。FPGA是一種出色的制作樣機(jī)工具。當(dāng)在最終設(shè)計(jì)中用到FPGA時(shí)，可以更簡(jiǎn)單、更容易地完成從樣機(jī)到產(chǎn)品的飛躍。同種類型的FPGA可以用于不同類型的設(shè)計(jì)中，以降低庫(kù)存費(fèi)用。它們大多數(shù)時(shí)候用作膠合邏輯(gluelogic)——即將系統(tǒng)的主要元件連接在一起的邏輯。通常用于樣機(jī)設(shè)計(jì)，因?yàn)樗鼈兪强删幊痰?，并且可以在幾分鐘?nèi)嵌入電路板中。但是通常不用它們來(lái)做最后的產(chǎn)品。可編程邏輯器件在使用它的系統(tǒng)中通常并不是主要器件。隨著數(shù)字系統(tǒng)越來(lái)越復(fù)雜，更高密度的可編程邏輯需求越來(lái)越多，PLD器件的兩級(jí)邏輯結(jié)構(gòu)的局限性也越來(lái)越明顯。兩級(jí)邏輯結(jié)構(gòu)對(duì)相對(duì)較小的邏輯功能是非常有用的，但隨著集成度的提高，兩級(jí)邏輯結(jié)構(gòu)的效率降低。FPGA通過(guò)使用任意深度的多級(jí)結(jié)構(gòu)提供可編程邏輯，使用可編程的邏輯單元和可編程的互聯(lián)結(jié)構(gòu)來(lái)建立多級(jí)邏輯功能。一般認(rèn)為是RossFreeman研制了FPGA。他的FPGA包括可編程邏輯器件和一個(gè)可編程的互聯(lián)結(jié)構(gòu)，通過(guò)SRAM而不是反熔絲方式編程。這樣可以按照標(biāo)準(zhǔn)VLSI加工流程生產(chǎn)FPGA，節(jié)省資金并提供更多的加工選擇。同時(shí)也能對(duì)電路中的FPGA進(jìn)行重新編程；在FLASH閃存沒(méi)有廣泛使用前，這是一個(gè)特別吸引人的特征。Xilinx和Altera公司早期都銷售基于SRAM的FPGA。Actel公司則研制了另一種反熔絲結(jié)構(gòu)的FPGA。這中結(jié)構(gòu)無(wú)法現(xiàn)場(chǎng)重編程，在無(wú)需重新配置的情況下這是一種優(yōu)點(diǎn)。Actel公司的FPGA在連線通路上使用多取向的邏輯結(jié)構(gòu)組織。多年以來(lái)，F(xiàn)PGA主要是膠合邏輯和樣機(jī)設(shè)計(jì)的工具。今天，它們被用于各種各樣的數(shù)字系統(tǒng)：高速電信設(shè)備的組成部分；家庭個(gè)人視頻錄像機(jī)(PVR)的視頻加速器。FPGA已經(jīng)成為數(shù)字系統(tǒng)實(shí)現(xiàn)的主流器件。FPGA的基本特點(diǎn)1）采用FPGA設(shè)計(jì)ASIC電路（專用集成電路），用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA系統(tǒng)設(shè)計(jì)流程一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是TOPDOWN（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖2-4所示。

圖2-4CPLD/FPGA系統(tǒng)設(shè)計(jì)流程流程說(shuō)明：1.工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。2.輸入VHDL代碼，這是設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。3.將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。4.進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。5.利用綜合器對(duì)VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持下才能完成。6.利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這一步驟。7.利用適配器將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。8.在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。最后將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。QuartusⅡ簡(jiǎn)介QuartusIJ是Altera公司在21世紀(jì)初推出的CPLD/FPGA集成開發(fā)環(huán)境，它是該公司前一代CPLD/FPGA集成開發(fā)環(huán)境MAX+PUSIJ的更新?lián)Q代產(chǎn)品。QuartusIJ提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，其界面友好，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。QuartusIJ提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要。Quartus是單片可編程系統(tǒng)設(shè)計(jì)的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計(jì)工具；Quartus與Matlab和DSPBuilder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus可以直接利用第三方的綜合工具，如LeonardoSpectrum，并能直接調(diào)用這些工具。Quartus具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。Quartus包括模塊化的編譯器。編譯器所包含的功能模塊有分析/綜合器(Analysis&Synthesis)、適配器(Fitter)、裝配器(Assembler)、定時(shí)分析器(TimingAnalyzer)、設(shè)計(jì)輔助模塊(DesignAssistant)、EDA網(wǎng)表文件生成器(EDANetlistWriter)和編譯數(shù)據(jù)接口(CompilerDatabaseInerface)等。Quartus在對(duì)設(shè)計(jì)進(jìn)行處理時(shí)可以進(jìn)行全編譯，也可以單獨(dú)運(yùn)行其中的某個(gè)功能模塊。Quartus還包含許多十分有用的參數(shù)化的模塊庫(kù)(LPM,LibraryofParameterizedModules)，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分。Altera提供的LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)，在設(shè)計(jì)中合理的調(diào)用LPM可以提高效率，改善性能。有些LPM宏功能模塊的使用必須依賴于一些Altera特定器件的硬件功能，如各類存儲(chǔ)器模塊、DSP模塊、LVDS驅(qū)動(dòng)器模塊、PLL及SERDES和DDIO模塊等。Quartus軟件加強(qiáng)了網(wǎng)絡(luò)功能，它具有最新的Internet技術(shù)，設(shè)計(jì)人員可以直接通過(guò)Internet獲得Altera的技術(shù)支持。Altera與業(yè)界處于領(lǐng)先地位的EDA工具廠商組成ACCESS聯(lián)盟，確保了AlteraEDA工具與這些支持Altera器件的EDA工具之間順暢接口。QuartusI]軟件與其他設(shè)計(jì)工具之間的聯(lián)系更加緊密，其他工具能夠直接調(diào)用Quartus工具進(jìn)行設(shè)計(jì)編輯，Quartus也能調(diào)用其他工具進(jìn)行綜合仿真。Altera致力于提供電路設(shè)計(jì)人員都非常熟悉的邏輯開發(fā)環(huán)境。通過(guò)EDIF網(wǎng)表文件、SRAM目標(biāo)文件（.sof）、LPM、VerilogHDL、VHKL及DesignWare）組件來(lái)共享信息，MAX+PLUS和Quartus軟件可與Cadence、MentorGraphics、OrCAD、Synopsys、Synplicity、ExemplarLogic及Viewlogic等許多公司提供的多種EDA工具接口。Altera的新一代開發(fā)軟件Quartus支持器件種類眾多，如APEX20K、Cyclone、APEXIJ、Excalibur、Mercury以及Stratix等新器件系列。Quartus支持多時(shí)鐘定時(shí)分析、LogicLock基于塊的設(shè)計(jì)、SOPC、內(nèi)嵌SignalTap邏輯分析儀、功率估計(jì)器等高級(jí)工具。Quartus包含有MAX+PLUS的GUI，且易于MAX+PLUS的工程平穩(wěn)地過(guò)渡到Quartus開發(fā)環(huán)境。Quartus集成開發(fā)環(huán)境包括：系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯器件設(shè)計(jì)、綜合、布局布線、驗(yàn)證和仿真等內(nèi)容。Quartus軟件設(shè)計(jì)流程如下圖所示。圖2-5Quartus軟件設(shè)計(jì)流程圖設(shè)計(jì)輸入是將設(shè)計(jì)者所要設(shè)計(jì)的電路構(gòu)思以開發(fā)軟件要求的形式表達(dá)出來(lái)。QuartusIJ軟件支持模塊/原理圖輸入方式、文本輸入方式、Core輸入方式和第三方EDA工具輸入方式：Quartus軟件同時(shí)允許用戶在需要對(duì)器件編譯或編程進(jìn)行必要條件約束的特定環(huán)境下，使用分配編輯器(AssignmentEditor)設(shè)定初始設(shè)計(jì)的約束條件。綜合是將VHDL語(yǔ)言、原理圖等設(shè)計(jì)輸入依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，生成門級(jí)電路或更底層的電路描述網(wǎng)表文件，供布局布線實(shí)現(xiàn)。布局布線也成為適配。利用適配器將邏輯綜合生成的網(wǎng)表文件映射到某一具體器件的過(guò)程。該過(guò)程包括：將設(shè)計(jì)工程的邏輯和時(shí)序要求與器件的可用資源相匹配；將每個(gè)邏輯功能分配給最好的邏輯單元位置，進(jìn)行布局和時(shí)序分析；選擇相應(yīng)的互聯(lián)路徑和引腳分配。Quartus軟件提供了豐富的布局布線工具，其中很有特色的一種是增量布局布線工具。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)者所做的更改如果僅僅影響少數(shù)節(jié)點(diǎn)，則可利用該工具避免運(yùn)行全編譯。因?yàn)镼uartus的增量布局布線工具將盡量保留以前編譯的布局布線結(jié)果，并以較快的速度完成新的編譯。在布局布線過(guò)程中，設(shè)計(jì)者還會(huì)遇到整體設(shè)計(jì)工程更改管理的情況。該工程更改管理是指在完成全編譯之后，設(shè)計(jì)者使用芯片編輯器查看設(shè)計(jì)布局布線詳細(xì)信息，并確定要更改的資源，從而避免了過(guò)多地修改設(shè)計(jì)源文件或Quartus設(shè)置。布局布線完成后，生成可用于時(shí)序仿真的仿真文件和可用于編程的編程文件。時(shí)序分析允許用戶分析設(shè)計(jì)中所有邏輯的時(shí)序性能，并協(xié)助引導(dǎo)布局布線滿足設(shè)計(jì)中的時(shí)序分析要求。默認(rèn)情況下，時(shí)序分析作為全編譯的一部分運(yùn)行，它觀察和報(bào)告時(shí)序信息。該時(shí)序信息包括最大時(shí)鐘頻率、時(shí)鐘建立時(shí)間、時(shí)鐘保持時(shí)間、時(shí)鐘至輸出延時(shí)、引腳至引腳延時(shí)以及其他時(shí)序特性。設(shè)計(jì)者可以使用時(shí)序分析生成的信息分析、調(diào)試和驗(yàn)證設(shè)計(jì)的時(shí)序性能。仿真包括功能仿真和時(shí)序仿真。功能仿真又稱前仿真，是在不考慮器件延時(shí)的理想情況下仿真設(shè)計(jì)項(xiàng)目，以驗(yàn)證其邏輯功能的正確性。時(shí)序仿真又稱后仿真，是在考慮具體適配器件的各種延時(shí)的情況下仿真設(shè)計(jì)項(xiàng)目，它是接近真實(shí)器件運(yùn)行特性的仿真。器件編程與配置指的是QuartusIJ編譯成功后，設(shè)計(jì)者使用器件編譯器將編輯文件下載到實(shí)際器件的過(guò)程。另外，Quartus軟件允許用戶在設(shè)計(jì)流程的每個(gè)階段使用Quartus圖形用戶界面、EDA工具界面或命令行界面。在整個(gè)設(shè)計(jì)流程中可以使用這些界面中的一個(gè)，也可以在不同的設(shè)計(jì)階段使用不同的界面。在線校驗(yàn)是對(duì)編輯后的CPLD器件加入實(shí)際的激勵(lì)信號(hào)進(jìn)行測(cè)試，檢查是否可完成預(yù)定功能。上述任何一步出錯(cuò)，均需要回到設(shè)計(jì)輸入階段，改正錯(cuò)誤，重新按設(shè)計(jì)流程進(jìn)行設(shè)計(jì)。3系統(tǒng)算法介紹曼徹斯特編碼簡(jiǎn)介曼徹斯特編碼(ManchesterEncoding)，也叫做相位編碼(PE)，是一個(gè)同步時(shí)鐘編碼技術(shù)，被物理層使用來(lái)編碼一個(gè)同步位流的時(shí)鐘和數(shù)據(jù)。曼徹斯特編碼被用在以太網(wǎng)媒介系統(tǒng)中。曼徹斯特編碼提供一個(gè)簡(jiǎn)單的方式給編碼簡(jiǎn)單的二進(jìn)制序列而沒(méi)有長(zhǎng)的周期沒(méi)有轉(zhuǎn)換級(jí)別，因而防止時(shí)鐘同步的丟失，或來(lái)自低頻率位移在貧乏補(bǔ)償?shù)哪M鏈接位錯(cuò)誤。在這個(gè)技術(shù)下，實(shí)際上的二進(jìn)制數(shù)據(jù)被傳輸通過(guò)這個(gè)電纜，不是作為一個(gè)序列的邏輯1或0來(lái)發(fā)送的。相反地，這些位被轉(zhuǎn)換為一個(gè)稍微不同的格式，它通過(guò)使用直接的二進(jìn)制編碼有很多的優(yōu)點(diǎn)。曼徹斯特編碼的原理曼徹斯特編碼分為標(biāo)準(zhǔn)編碼方式與差分曼徹斯特編碼方式。其中，曼徹斯特編碼的每個(gè)比特位在時(shí)鐘周期內(nèi)只占一半，當(dāng)傳輸“1”時(shí)，在時(shí)鐘周期的前一半為高電平，后一般為低電平；而傳輸“0”時(shí)正相反。這樣，每個(gè)時(shí)鐘周期內(nèi)必有一次跳變，這種跳變就是位同步信號(hào)。曼徹斯特編碼的編碼規(guī)則：在信號(hào)位中電平從低到高跳變，表示邏輯0；在信號(hào)位中電平從高到低跳變，表示邏輯1。差分曼徹斯特編碼是曼徹斯特編碼的改進(jìn)。它在每個(gè)時(shí)鐘位的中間都有一次跳變，傳輸?shù)氖恰?”還是“0”，是在每個(gè)時(shí)鐘位的開始有無(wú)跳變來(lái)區(qū)分的。差分曼徹斯特編碼比曼徹斯特編碼的變化要少，因此跟適合于傳輸高速的信息，被廣泛用于寬帶高速網(wǎng)中。然而，由于每個(gè)時(shí)鐘位都必須有一次變化，所以這兩種編碼的效率僅可達(dá)到50％左右。差分曼徹斯特編碼的編碼規(guī)則：)在信號(hào)位開始時(shí)不改變信號(hào)極性，表示邏輯1；)在信號(hào)位開始時(shí)改變信號(hào)極性，表示邏輯0。兩種曼徹斯特編碼是將時(shí)鐘和數(shù)據(jù)包含在數(shù)據(jù)流中，在傳輸代碼信息的同時(shí)，也將時(shí)鐘同步信號(hào)一起傳輸?shù)綄?duì)方，每位編碼中有一次跳變，不存在直流分量，因此具有自同步能力和良好的抗干擾性能。兩種編碼方式的示意圖如下圖：圖3-1曼徹斯特編碼示意圖.3數(shù)字調(diào)制技術(shù)概述數(shù)字調(diào)制簡(jiǎn)述基帶信號(hào)是原始的電信號(hào)，一般是指基本的信號(hào)波形，在數(shù)字通信中則指相應(yīng)的電脈沖。在無(wú)線遙測(cè)遙控系統(tǒng)和無(wú)線電技術(shù)中調(diào)制就是用基帶信號(hào)控制高頻載波的參數(shù)（振幅、頻率和相位），使這些參數(shù)隨基帶信號(hào)變化。用來(lái)控制高頻載波參數(shù)的基帶信號(hào)稱為調(diào)制信號(hào)。未調(diào)制的高頻電振蕩稱為載波（可以是正弦波，也可以是非正弦波，如方波、脈沖序列等）。被調(diào)制信號(hào)調(diào)制過(guò)的高頻電振蕩稱為已調(diào)波或已調(diào)信號(hào)。已調(diào)信號(hào)通過(guò)信道傳送到接收端，在接收端經(jīng)解調(diào)后恢復(fù)成原始基帶信號(hào)。解調(diào)是調(diào)制的反變換，是從已調(diào)波中提取調(diào)制信號(hào)的過(guò)程。在無(wú)線電通信中常采用雙重調(diào)制。第一步用數(shù)字信號(hào)或模擬信號(hào)去調(diào)制第一個(gè)載波（稱為副載波）?；蛟诙嗦吠ㄐ胖杏谜{(diào)制技術(shù)實(shí)現(xiàn)多路復(fù)用（頻分多路復(fù)用和時(shí)分多路復(fù)用）。第二步用已調(diào)副載波或多路復(fù)用信號(hào)再調(diào)制一個(gè)公共載波，以便進(jìn)行無(wú)線電傳輸。第二步調(diào)制稱為二次調(diào)制。用基帶信號(hào)調(diào)制高頻載波，在無(wú)線電傳輸中可以減小天線尺寸，并便于遠(yuǎn)距離傳輸。應(yīng)用調(diào)制技術(shù)，還能提高信號(hào)的抗干擾能力。數(shù)字調(diào)制的分類及特點(diǎn)數(shù)字調(diào)制是指用數(shù)字?jǐn)?shù)據(jù)調(diào)制模擬信號(hào)，主要有三種形式：移幅鍵控法ASK、移頻鍵控法FSK、移相鍵控法PSK。幅度鍵控（ASK）：即按載波的幅度受到數(shù)字?jǐn)?shù)據(jù)的調(diào)制而取不同的值，例如對(duì)應(yīng)二進(jìn)制0，載波振幅為0；對(duì)應(yīng)二進(jìn)制1，載波振幅為1。調(diào)幅技術(shù)實(shí)現(xiàn)起來(lái)簡(jiǎn)單，但容易受增益變化的影響，是一種低效的調(diào)制技術(shù)。在電話線路上，通常只能達(dá)到1200bps的速率。頻移鍵控（FSK）：即按數(shù)字?jǐn)?shù)據(jù)的值（0或1）調(diào)制載波的頻率。例如對(duì)應(yīng)二進(jìn)制0的載波頻率為F1，而對(duì)應(yīng)二進(jìn)制1的載波頻率為F2。該技術(shù)抗干擾性能好，但占用帶寬較大。在電話線路上，使用FSK可以實(shí)現(xiàn)全雙工操作，通?？蛇_(dá)到1200bps的速率。相移鍵控（PSK）：即按數(shù)字?jǐn)?shù)據(jù)的值調(diào)制載波相位。例如用180相移表示1，用0相移表示0。這種調(diào)制技術(shù)抗干擾性能最好，且相位的變化也可以作為定時(shí)信息來(lái)同步發(fā)送機(jī)和接收機(jī)的時(shí)鐘，并對(duì)傳輸速率起到加倍的作用。ASK^VII：I■II'SK^W^vyVY^ZX^AASK^VII：I■II'SK^W^vyVY^ZX^A0I1I0魁寺;ei4ii的二卦甘士工才子e2FSK(t)=[e2FSK(t)=[圖3-2數(shù)字調(diào)制的三種基本形式.4FSK的調(diào)制方式及原理調(diào)制原理移頻鍵控（FSK）又稱數(shù)字調(diào)頻，它是載波頻率隨數(shù)字信號(hào)而變化的一種調(diào)制方式。利用基帶數(shù)字信號(hào)離散取值特點(diǎn)去鍵控載波頻率以傳遞信息的一種數(shù)字調(diào)制技術(shù)。除具有兩個(gè)符號(hào)的二進(jìn)制頻移鍵控之外，尚有代表多個(gè)符號(hào)的多進(jìn)制頻移鍵控，簡(jiǎn)稱多頻調(diào)制。一種用多個(gè)載波頻率承載數(shù)字信息的調(diào)制類型。最常見的是用兩個(gè)頻率承載二進(jìn)制1和0的雙頻FSK系統(tǒng)。頻移鍵控是利用載波的頻率變化來(lái)傳遞數(shù)字信息的。在2FSK中，載波的頻率隨二進(jìn)制基帶信號(hào)在f1和f2兩個(gè)頻率點(diǎn)間變化。故其表達(dá)式為Acos(w1t+φn)發(fā)送“1”時(shí)E2FSK（t）=Acos（w2t+θn）發(fā)送“0”時(shí)典型的波形如圖3-3所示。由圖可見，2FSK信號(hào)的波形（a）可以分解為波形（b）和波形（c）,也就是說(shuō)，一個(gè)2FSK信號(hào)可以看成是兩個(gè)不同載頻的2ASK信號(hào)的疊加。因此，2FSK信號(hào)的時(shí)域表達(dá)式又可寫成g(t-nT)]cos(w1t+θn)+[āng(t-nT)]cos(w2t+θn)式中：g(t)為單個(gè)矩形脈沖，脈寬為Ts；1概率為Pan=0概率為1-Pān是an的反碼，若an=1，則ān=0；若an=0，則ān=1，于是1概率為1-Pān=0概率為Pφn和θn分別是第n個(gè)信號(hào)碼元(1或0)的初始相位。在移頻鍵控中，φn和θn不攜帶信息，通常可令φn和θn為零。因此，2FSK信號(hào)的表達(dá)式可簡(jiǎn)化為e2FSK(t)=s1(t)cosw1t+s2(t)cosw2t其中S1(t)=g(t-nTs)S2(t)=āng(t-nTs)圖3-3波形演示2FSK信號(hào)的產(chǎn)生方法主要有兩種。一種可以采用模擬調(diào)頻電路來(lái)實(shí)現(xiàn)；另一種可以采用鍵控法來(lái)實(shí)現(xiàn)，即在二進(jìn)制基帶矩形脈沖序列的控制下通過(guò)開工典禮對(duì)兩個(gè)不同的獨(dú)立頻率源進(jìn)行選通，使其在每一個(gè)碼元Ts期間輸出f1或f2兩個(gè)載波之一，如圖3-4所示。這兩種方法產(chǎn)生2FSK信號(hào)的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號(hào)在相鄰碼元之間的相位是連續(xù)變化的。而鍵控法產(chǎn)生的2FSK信號(hào)，是由電子開關(guān)在兩個(gè)獨(dú)立的頻率源之轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。圖3-4流程圖2FSK信號(hào)的常用調(diào)制方法是采用如圖3-5、3-6所示的非相干調(diào)制和相干調(diào)制。其調(diào)解原理是將2FSK信號(hào)分解為上下兩路2FSK信號(hào)分別進(jìn)行調(diào)解，然后進(jìn)行判決。這里的抽樣判決是直接比較兩路信號(hào)抽樣值的大小，可以不專門設(shè)置門限。判決規(guī)則應(yīng)與調(diào)制規(guī)則相呼應(yīng)，調(diào)制時(shí)若規(guī)定“1”符號(hào)對(duì)應(yīng)載波頻率f1，則接收時(shí)上支路的樣值較大，應(yīng)判為“1”，反之則判為“0”。圖3-5非相干調(diào)制圖3-6相干調(diào)制除此之外，2FSK信號(hào)還有其他調(diào)制方法，比如鑒頻法、差分檢測(cè)法、過(guò)零檢測(cè)法等。過(guò)零檢測(cè)的原理基于2FSK信號(hào)的過(guò)零點(diǎn)數(shù)隨不同的頻率而異，通過(guò)檢測(cè)過(guò)零點(diǎn)數(shù)目的多少，從而區(qū)分兩個(gè)不同頻率的信號(hào)碼元。2FSK信號(hào)經(jīng)限幅、微分、整流后形成與頻率變化相對(duì)應(yīng)的尖脈沖序列，這些尖脈沖的密集程度反映了信號(hào)的頻率高低，尖脈沖的個(gè)數(shù)就是信號(hào)過(guò)零點(diǎn)數(shù)。把這些尖脈沖變換成較寬的矩形脈沖，以增大其直流分量，該直流分量的大小和信號(hào)頻率的高低成正比。然后經(jīng)低通濾波器取出此直通分量，這樣就完成了頻率一幅度變換，從而根據(jù)直流分量幅度上的區(qū)別還原出數(shù)字信號(hào)“1”和“0”。2FSK在數(shù)字通信中應(yīng)用較為廣泛。國(guó)際電信聯(lián)盟（ITU）建議在數(shù)據(jù)率低于1200b/s時(shí)采用2FSK體制。2FSK在數(shù)字通信中應(yīng)用較為廣泛。國(guó)際電信聯(lián)盟（ITU）建議在數(shù)據(jù)率低于1200b/s時(shí)采用2FSK體制。于衰落信道/隨參信道（如短波無(wú)線電信道）的場(chǎng)合，這些信道會(huì)引起信號(hào)的相位和振幅隨機(jī)抖動(dòng)和起伏。FSK的特點(diǎn)移頻控制，或稱數(shù)字頻率調(diào)制，是數(shù)字通信中使用較早的一種調(diào)制方式。數(shù)字頻率調(diào)制的基本原理是利用載波的頻率變化來(lái)傳遞數(shù)字信息。在數(shù)字通信系統(tǒng)中，這種頻率的變化不是連續(xù)而是離散的。FSK廣泛應(yīng)用于低速數(shù)據(jù)傳輸設(shè)備中，根據(jù)國(guó)際電聯(lián)（ITU－T）的建議，傳輸速率為1200波特以下的設(shè)備一般采用FSK方式傳輸數(shù)據(jù)。FSK具有：調(diào)制方法簡(jiǎn)單易于實(shí)現(xiàn)、解調(diào)不需要恢復(fù)本地載波、可以異步傳輸、抗噪聲和衰落性能較強(qiáng)等特點(diǎn)。由于這些原因，F(xiàn)SK是在模擬電話網(wǎng)上用來(lái)傳輸數(shù)據(jù)的低速、低成本異步調(diào)制解調(diào)器的一種主要調(diào)制方式。4系統(tǒng)方案設(shè)計(jì)VHDL硬件描述語(yǔ)言VHDL概述VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）即超高速集成電路硬件描述語(yǔ)言。VHDL由美國(guó)國(guó)防部制定。美國(guó)國(guó)防部電子系統(tǒng)項(xiàng)目有著眾多的承包商，他們各自建立和使用自己的電路硬件描述語(yǔ)言，這就使得各公司之間的設(shè)計(jì)不能被重復(fù)利用，造成了信息交換和維護(hù)方面的困難。為解決此問(wèn)題，20世紀(jì)80年代初美國(guó)國(guó)防部制定了VHDL，以作為各承包商之間提交復(fù)雜電路設(shè)計(jì)文檔的一種標(biāo)準(zhǔn)方案。1987年12月，VHDL被正式接受為國(guó)際標(biāo)準(zhǔn)，編號(hào)為IEEEStd1076-1987,即VHDL-87。1993年被更新為IEEEStd1164-1993，即VHDL-93。目前VHDL已被廣泛應(yīng)用。VHDL的優(yōu)點(diǎn)VHDL是大多數(shù)EDA工具都采用的硬件描述語(yǔ)言。其主要優(yōu)點(diǎn)有：與其他硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述語(yǔ)言，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的保證。就目前流行的EDA工具VHDL綜合器而言，將基于抽象的行為描述風(fēng)格的VHDL程序綜合成為具體的FPGA和CPLD等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題，只是在綜合與優(yōu)化效率上略有差異。VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的可行性，隨時(shí)可對(duì)系統(tǒng)進(jìn)行仿真模擬，使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性作出判斷。VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效、告訴的完成必須有多人甚至多個(gè)開發(fā)組共同并行工作才能實(shí)現(xiàn)，VHDL中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫(kù)的概念為設(shè)計(jì)的分解和并行工作提供了有力地支持。用VHDL完成一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門極網(wǎng)表（根據(jù)不同的實(shí)現(xiàn)芯片）。這種方式突破了門極設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本。利用EDA工具的邏輯優(yōu)化功能，可以把一個(gè)綜合后的設(shè)計(jì)編程一個(gè)更小、更高速的電路系統(tǒng)。反過(guò)來(lái)，設(shè)計(jì)者還可以容易的從綜合和優(yōu)化的電路獲得設(shè)計(jì)信息，返回去更新，修改VHDL的設(shè)計(jì)描述，使之更加完善。VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)的目標(biāo)器件是什么而進(jìn)行獨(dú)立的設(shè)計(jì)。正因?yàn)閂HDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，所以VHDL設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各種系列的CPLD、FPGA及各種門陣列器件。由于VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參數(shù)或函數(shù)就能輕易的改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。VHDL的程序結(jié)構(gòu)VHDL程序設(shè)計(jì)采用自頂向下的模塊化設(shè)計(jì)方法。一個(gè)完整的VHDL程序包括實(shí)（Entity）、結(jié)構(gòu)體（Architecture）、配置（Configuration）、程序包（Package）和庫(kù)（Library）五個(gè)部分。其中，實(shí)體和結(jié)構(gòu)體是VHDL設(shè)計(jì)文件的兩個(gè)基本組成部分。實(shí)體部分描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)；結(jié)構(gòu)體用于描述系統(tǒng)的內(nèi)部電路。配置用于從庫(kù)中選取所需元件安裝到設(shè)計(jì)單元的實(shí)體中；程序包存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型、常數(shù)、子程序等；庫(kù)用于存放已編譯的實(shí)體、結(jié)構(gòu)體、包集合和配置。軟件功能模塊4.2.1基本時(shí)鐘發(fā)生模塊基本時(shí)鐘發(fā)生模塊用到的是所鎖相環(huán)（phase-lockedloop）簡(jiǎn)稱PLL模塊。該模塊為無(wú)線電發(fā)射中使頻率較為穩(wěn)定的一種方法,主要有VCO（壓控振蕩器）和PLLIC,壓控振蕩器給出一個(gè)信號(hào),一部分作為輸出,另一部分通過(guò)分頻與PLLIC所產(chǎn)生的本振信號(hào)作相位比較,為了保持頻率不變,就要求相位差不發(fā)生改變,如果有相位差的變化,則PLLIC的電壓輸出端的電壓發(fā)生變化,去控制VCO,直到相位差恢復(fù)!達(dá)到鎖頻的目的!!能使受控振蕩器的頻率和相位均與輸入信號(hào)保持確定關(guān)系的閉環(huán)電子電路。鎖相環(huán)由鑒相器、環(huán)路濾波器和壓控振蕩器組成。鑒相器用來(lái)鑒別輸入信號(hào)Ui與輸出信號(hào)Uo之間的相位差，并輸出誤差電壓Ud。Ud中的噪聲和干擾成分被低通性質(zhì)的環(huán)路濾波器濾除，形成壓控振蕩器（VCO）的控制電壓Uc。Uc作用于壓控振蕩器的結(jié)果是把它的輸出振蕩頻率fo拉向環(huán)路輸入信號(hào)頻率fi，當(dāng)二者相等時(shí)，環(huán)路被鎖定，稱為入鎖。維持鎖定的直流控制電壓由鑒相器提供，因此鑒相器的兩個(gè)輸入信號(hào)間留有一定的相位差。PLL：phaseLockedLoop相同步回路,鎖相回路,用來(lái)統(tǒng)一整合時(shí)脈訊號(hào),使內(nèi)存能正確的存取資料。PLL：PhaseLockedLogic相同步邏輯鎖相環(huán)的用途是在收、發(fā)通信雙方建立載波同步或位同步。因?yàn)樗墓ぷ鬟^(guò)程是一個(gè)自動(dòng)頻率（相位）調(diào)整的閉合環(huán)路，所以叫環(huán)。鎖相環(huán)分模擬鎖相環(huán)和數(shù)字鎖相環(huán)兩種。本設(shè)計(jì)的鎖相環(huán)電路如圖4-1圖4-1鎖相環(huán)電路正弦波發(fā)生器模塊正弦波發(fā)生器的原理圖如下圖所示：圖4-2正弦波發(fā)生器原理圖當(dāng)已選擇輸出為正弦波時(shí)，并確定了輸出頻率和幅度時(shí)則通過(guò)讀取波表地址中已經(jīng)存儲(chǔ)的描點(diǎn)順序輸出，即可輸出所要求的波形。正弦波模塊實(shí)現(xiàn)了對(duì)于正弦波輸入命令的執(zhí)行動(dòng)作，實(shí)現(xiàn)了正弦波波形的輸出功能，其具體工作特點(diǎn)如下：正弦波頻率可以調(diào)節(jié)，實(shí)現(xiàn)控制流程的數(shù)字化處理，通過(guò)頻率控制字，改變不同輸出頻率。正弦波幅度可調(diào)節(jié)，根據(jù)不同輸入控制，輸出位數(shù)可選擇。ROM波表參數(shù)化配置，可以實(shí)現(xiàn)操作的靈活性與可移植性，便于系統(tǒng)的修改與系統(tǒng)集成。下圖為正弦波發(fā)生器內(nèi)部結(jié)構(gòu)原理圖：圖4-3正弦波發(fā)生器內(nèi)部結(jié)構(gòu)控制原理圖波表模塊波表原理圖：圖4-4波表原理圖波表為存儲(chǔ)各個(gè)波形的描點(diǎn)的原件，在選擇完所輸出波形和藥輸出的頻率、幅度后，即可由此元件中讀出完整波形。波表元件的生成由下圖所示：圖4-5波表元件的生成基本時(shí)鐘發(fā)生程序設(shè)計(jì)LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;ENTITYmy_pllISPORT(inclk0:INSTD_LOGIC:='0';c0:OUTSTD_LOGIC);ENDmy_pll;上述程序描述了基本時(shí)鐘發(fā)生程序模塊的實(shí)體部分libraryieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.all;是本程序的頭文件，ENTITY定義了本程序的實(shí)體，實(shí)體名是my_pll，PORT為端口說(shuō)明語(yǔ)句，inclk0和c0是端口名，端口名后跟著端口模式和數(shù)據(jù)類型，in代表輸入，out代表輸出，最后以END結(jié)尾。%包噌!??][_?[ L_f一l_r_LmMmmmwmnnnhnnr基本時(shí)鐘發(fā)生的波形仿真如圖4-6，頻率由之前的25MHz變?yōu)榱?0MHz。圖4-6基本時(shí)鐘發(fā)生波形正弦波發(fā)生程序設(shè)計(jì)aa:process(clr,clk,sin_sel)beginifsin_sel='0'thenelsifclr='0'thenelsifclk'eventandclk='1'thenifnnn<15thennnn<=nnn+1;elseendif;endif;sin_out<=nnn;endprocessaa;上述程序?yàn)檎也ㄝ敵龀绦?，?dāng)選擇器選擇輸出正弦波時(shí)，該程序執(zhí)行輸出正弦波動(dòng)作。將整個(gè)程序編寫完成并確認(rèn)無(wú)任何錯(cuò)誤后，進(jìn)行整個(gè)程序的仿真，下圖為正弦波表仿真波形圖：

addiese:6o；X]~(1； 足皿d-LrLnjnjnj-LrL-TLrLrLrLrLiMemoryOkenoryl■araoryNM9ftory3Memory^圖4-7正弦波表曼徹斯特編碼模塊設(shè)計(jì)曼徹斯特編碼設(shè)計(jì)圖：翩Mg 1?圖4-8曼徹斯特編碼設(shè)計(jì)圖相應(yīng)程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityman_codeisport(clr:instd_logic;clk:clk:instd_logic;datain:instd_logic;man_begin:instd_logic;dataout:outstd_logic）；endentityman_code;architectureaaaofman_codeissignals_time_a:std_logic_vector(15downto0);beginprocess(clk,clr)beginifclr='0'thenelsifclk'eventandclk='1'thens_time_a<=s_time_a+1else

endif;endif;endprocess;process(clk,clr)beginifclr='0'orman_begin='0'thendata_out<='0';elsifclk'eventandclk='1'thenifdata_in='1'thendata_out<='1';elsedata_out<='0';endif;elsifdata_in='0'thendata_out<='0';elsedata_out<='1';endif;endif;endif;endprocess;endaaa;5總結(jié)與展望總結(jié)我所選論文題目是基于FPGA的數(shù)字調(diào)制系統(tǒng)設(shè)計(jì)”，之所以選擇這個(gè)題目，是因?yàn)槲抑繤PGA是比較前沿的學(xué)科，研究一下對(duì)自己將來(lái)的發(fā)展會(huì)有幫助的。在論文寫作及制作過(guò)程中，困難是必不可少的，包括對(duì)題目的理解、程序的設(shè)計(jì)以及仿真實(shí)現(xiàn)等方面，甚至還有放棄的念頭，但是最終還是堅(jiān)持了下來(lái)，出色的完成了我的畢業(yè)設(shè)計(jì)。第一步是搜集資料。在姜?jiǎng)P老師的指點(diǎn)下，通過(guò)網(wǎng)絡(luò)、核心期刊、相關(guān)書籍等查找資料。經(jīng)過(guò)一個(gè)月的深入學(xué)習(xí)，搜集了很多與畢業(yè)設(shè)計(jì)相關(guān)的資料，在姜老師的指導(dǎo)下，摒棄了一些無(wú)關(guān)緊要的內(nèi)容，保留了有參考價(jià)值的資料作為備用。在學(xué)習(xí)期間，我經(jīng)常出入圖書館。而且在中國(guó)知網(wǎng)上搜索了一些學(xué)術(shù)論文和期刊文章；在Springer上搜索了外文文獻(xiàn)資料，參考了一些畢業(yè)論文樣本和一些畢業(yè)論文設(shè)計(jì)總結(jié)；在常見的搜索引擎中，我了解到一些相關(guān)的知識(shí)，同時(shí)特意瀏覽了大量的外文網(wǎng)站，并將這些內(nèi)容列成提綱，便于以后查詢。一篇優(yōu)秀的論文不是寫出來(lái)的，而是修改出來(lái)的，這需要的是耐心，還要用心。在論文制作過(guò)程中，我遇到很多問(wèn)題，有些是在自己能力范圍之外的，每當(dāng)程序無(wú)法實(shí)現(xiàn)自己的想法或者運(yùn)行不下去的時(shí)候，我就會(huì)出現(xiàn)煩躁的情緒，但是我沒(méi)有放棄，而是適時(shí)地調(diào)節(jié)自己的心態(tài)，在同學(xué)老師的幫助下，完成了初次的設(shè)計(jì)。對(duì)于自己不懂的東西，不能知難而退，要仔細(xì)的一點(diǎn)一點(diǎn)的學(xué)習(xí)，雖然時(shí)間很短但是也不能學(xué)的一知半解，尤其是想不通的地方，更要一步一步來(lái)，相互學(xué)習(xí)是最快最有效的學(xué)習(xí)方法，如果真的想不通可以通過(guò)跟同學(xué)一起來(lái)學(xué)習(xí)解決，這是在設(shè)計(jì)中最重要的一點(diǎn)。在整個(gè)畢業(yè)論文設(shè)計(jì)的過(guò)程中我學(xué)到了做任何事情所要有的態(tài)度和心態(tài)，首先我明白了做學(xué)問(wèn)要一絲不茍，對(duì)于出現(xiàn)的任何問(wèn)題和偏差都不要輕視，要通過(guò)正確的途徑去解決，在做事情的過(guò)程中要有耐心和毅力，不要一遇到困難就打退堂鼓，只要堅(jiān)持下去就可以找到思路去解決問(wèn)題的。在工作中要學(xué)會(huì)與人合作，認(rèn)真聽取別人的意見，這樣做起事情來(lái)就可以事倍功半。展望FPGA從誕生以來(lái)經(jīng)歷了從配角到主角的轉(zhuǎn)變，F(xiàn)PGA主要用于取代復(fù)雜的邏輯電路，現(xiàn)在重點(diǎn)強(qiáng)調(diào)平臺(tái)概念，當(dāng)集成數(shù)字信號(hào)處理器、嵌入式處理器、高速串行和其它高端技術(shù)后，從而被應(yīng)用到更多的領(lǐng)域。據(jù)市場(chǎng)調(diào)研公司GartnerDataquest預(yù)測(cè)，2010年FPGA和其它可編程邏輯器件(PLD)市將從2005年的32億美元增長(zhǎng)到67億美元，未來(lái)還將有不斷增長(zhǎng)的趨勢(shì)。FPGA及PLD產(chǎn)業(yè)發(fā)展的最大機(jī)遇是替代ASIC和專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)，由ASIC和ASSP構(gòu)成的數(shù)字邏輯市場(chǎng)規(guī)模大約為350億美元。由于用戶可以迅速地對(duì)PLD進(jìn)行編程，按照需求實(shí)現(xiàn)特殊功能，與ASIC和ASSP相比，PLD在靈活性、開發(fā)成本、產(chǎn)品快速上市方面更具優(yōu)勢(shì)，所以未來(lái)FPGA將會(huì)是一個(gè)非常有前景的行業(yè)。由于FPGA結(jié)構(gòu)的特殊性，可以重復(fù)編程，開發(fā)周期較短，越來(lái)越受到人們的青睞，它的特點(diǎn)也更接近ASIC，ASIC比FPGA最大的優(yōu)勢(shì)是低成本，但是FPGA的價(jià)格現(xiàn)在也越來(lái)越低，例如，Actel的Nano系列更是打破了FPGA的價(jià)格屏障，提供超過(guò)50種低于1美金的FPGA，在一定程度上已經(jīng)可以與ASIC相抗衡。根據(jù)當(dāng)前發(fā)展的趨勢(shì)，未來(lái)的FPGA勢(shì)必將會(huì)取代大部分ASIC的市場(chǎng)，雖然根據(jù)摩爾定律(Moore’sLaw)：每18至24個(gè)月能在相同的單位面積內(nèi)多集成一倍的晶體管數(shù)目，也就意味著每18至24個(gè)月后芯片成本將減半，但這只是指裸晶(Die)的成本，并不表示整個(gè)芯片的成本減半，這是由于晶圓制造前端的掩膜(Mask)成本、晶圓制造后端的封裝(也稱為：構(gòu)裝、包裝)成本、人力成本等都不會(huì)隨摩爾定律而變化，反而芯片的成本有上升的趨勢(shì)，所以過(guò)去許多中、小用量的芯片無(wú)法用先進(jìn)的工藝來(lái)生產(chǎn)，對(duì)此不是持續(xù)使用舊工藝來(lái)制造，或是必須改用FPGA芯片來(lái)生產(chǎn)……FPGA的應(yīng)用領(lǐng)域最初為通信領(lǐng)域，但目前，F(xiàn)PGA已完全擺脫了傳統(tǒng)的通信領(lǐng)域而開始大規(guī)模向消費(fèi)類等領(lǐng)域進(jìn)軍，除了通信領(lǐng)域的交換機(jī)、網(wǎng)絡(luò)安全設(shè)備、基站等，越來(lái)越多的消費(fèi)類產(chǎn)品采用了FPGA，包括手持學(xué)習(xí)機(jī)、游戲機(jī)、網(wǎng)絡(luò)播放器、DTV接收卡、便攜測(cè)距儀、數(shù)字視頻設(shè)備、平板電視、數(shù)字錄像機(jī)、魚群跟蹤器等。毫無(wú)疑問(wèn)，靈活可升級(jí)性、可編程性和價(jià)格的降低成為在消費(fèi)類產(chǎn)品中廣泛采用可編程器件的推動(dòng)力。除此之外，F(xiàn)PGA在自動(dòng)化控制、汽車電子等領(lǐng)域也越來(lái)越多的得到使用。在不遠(yuǎn)的將來(lái)，很可能在您所看到的每一個(gè)電子設(shè)備當(dāng)中，都有FPGA的存在。未來(lái)的趨勢(shì)告訴我們，F(xiàn)PGA將成為21世紀(jì)最重要的高科技產(chǎn)業(yè)之一，特別是國(guó)內(nèi)的FPGA市場(chǎng)，更是一個(gè)“未完全開墾的處女地”，抓住現(xiàn)在的機(jī)遇也就意味著為我們的將來(lái)提供更強(qiáng)大的競(jìng)爭(zhēng)力。致謝光陰似箭，轉(zhuǎn)眼就要畢業(yè)了，回想從****年進(jìn)入**學(xué)習(xí)的幾年時(shí)光，我感到忐忑不安，唯恐辜負(fù)了恩師們和父母的殷切期望。在此我想對(duì)我的母校，我的父母、親人們，我的老師和同學(xué)們表達(dá)我由衷的謝意。感謝我的家人對(duì)我大學(xué)四年學(xué)習(xí)的默默支持；感謝我的母校**給了我在大學(xué)四年深造的機(jī)會(huì)，讓我能繼續(xù)學(xué)習(xí)和提高；感謝母校的老師和同學(xué)們四年來(lái)的關(guān)心和鼓勵(lì)。老師們課堂上的激情洋溢，課堂下的諄諄教誨；同學(xué)們?cè)趯W(xué)習(xí)中的認(rèn)真熱情，生活上的熱心主動(dòng)，所有這些都讓我的四年充滿了感動(dòng)。這次畢業(yè)論文設(shè)計(jì)我得到了很多老師和同學(xué)的幫助，其中我的論文指導(dǎo)老師**老師對(duì)我的關(guān)心和支持尤為重要。每次遇到難題，我最先做的就是向姜老師尋求幫助，而姜老師每次不管忙或閑，總會(huì)抽空來(lái)找我面談，然后一起商量解決的辦法。我做畢業(yè)設(shè)計(jì)的每個(gè)階段，從選題到查閱資料，論文提綱的確定，中期論文的修改，后期論文格式調(diào)整等各個(gè)環(huán)節(jié)中都給予了我悉心的指導(dǎo)。這幾個(gè)月以來(lái)，姜老師不僅在學(xué)業(yè)上給我以精心指導(dǎo)，同時(shí)還在思想給我以無(wú)微不至的關(guān)懷，在我不愿做想放棄的時(shí)候總是給予我莫大的鼓勵(lì)和支持，在此謹(jǐn)向姜老師致以誠(chéng)摯的謝意和崇高的敬意。同時(shí)，感謝在整個(gè)畢業(yè)設(shè)計(jì)期間和我密切合作的同學(xué)，和曾經(jīng)在各個(gè)方面給予過(guò)我?guī)椭幕锇閭?，在此，我再一次真誠(chéng)地向幫助過(guò)我的老師和同學(xué)表示感謝！參考文獻(xiàn).崔葛謹(jǐn)主編.基于FPGA的數(shù)字電路系統(tǒng)設(shè)計(jì).西安電子科技大學(xué)出版社，2006.楊曉慧楊永鍵著.基于FPGA的EDA/SOPC技術(shù)與VHDL.國(guó)防工出版社，2007.WayneWolf著.閆敬文，基于FPGA的系統(tǒng)設(shè)計(jì).機(jī)械工業(yè)出版社，2005.羅朝霞高書莉編著.CPLD/FPGA設(shè)計(jì)及應(yīng)用.人民郵電出版社，2005.樊昌信主編.通信原理.國(guó)防工業(yè)出版社，2006.潘松.黃繼業(yè)編著.EDA技術(shù)與VHD.清華大學(xué)出版社，2004.焦素敏編著.EDA應(yīng)用技術(shù).清華大學(xué)出版社，2004.譚會(huì)生、張昌凡.EDA技術(shù)及應(yīng)用.西安電子科技大學(xué)出版社，2006.廖日坤.CPLD/FPGA嵌入式應(yīng)用開發(fā)技術(shù)白金手冊(cè).中國(guó)電力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