第8章數(shù)字電子廣東文理學(xué)院

第8章存儲器及可編程邏輯器件8.1半導(dǎo)體存儲器8.2可編程邏輯器件簡介8.1半導(dǎo)體存儲器下一頁前往8.1.1隨機存取存儲器1.隨機存取存儲器存儲單元上一頁下一頁前往2.RAM的根本構(gòu)造和任務(wù)原理電路構(gòu)造：存儲矩陣地址譯碼器讀/寫控制電路信號線：數(shù)據(jù)線地址線控制線上一頁下一頁前往控制信號： 片選信號 有讀/寫控制信號 8.1.2只讀存儲器電路構(gòu)造：存儲矩陣地址譯碼器控制邏輯三態(tài)數(shù)據(jù)緩沖器上一頁下一頁前往8.2可編程邏輯器件簡介8.2.1概述公用集成電路ASIC是一種專門為某一運用領(lǐng)域或為專門用戶需求而設(shè)計制造的LSI或VLSI電路?？删幊踢壿嬈骷?PLD)是ASIC的一個重要分支，廠家消費半定制電路，用戶利用軟、硬件開發(fā)工具對器件進展設(shè)計和編程，使之實現(xiàn)所需求的邏輯功能。下一頁前往可編程器件按集成度分有低密度PLD(LDPLD)和高密度PLD(HDPLD)兩類。LDPLD主要產(chǎn)品有PROM、現(xiàn)場可編程邏輯陣列(FPLA)、可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)等。HDPLD包括可擦除、可編程邏輯器件(EPLD)、復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場可編程門陣列(FPGA)，上一頁下一頁前往PLD表示法前往根本門的PLD表T法前往8.2可編程邏輯器件簡介(1)硬線銜接:硬線銜接是固定銜接，不能用編程加以改動。(2)編程銜接:經(jīng)過編程實現(xiàn)接通的銜接。(3)編程斷開:經(jīng)過編程以使該處銜接呈斷開形狀。圖8-9中給出了幾種根本門在PLD表示法中的表達方式。一個四輸入與門在PLD表示法中的表示如圖8-9(a)所示，L1=ABCD，通常把A、B、C、D稱為輸入項，L1稱為乘積項(簡稱積項)。一個四輸入或門如圖8-9(b)所示，其中L2=A+B+C+D。緩沖器有互補輸出，如圖8-9(c)所示。上一頁下一頁前往8.2.2普通可編程邏輯器件1.可編程邏輯陣列(PAL)上一頁下一頁前往8.2可編程邏輯器件簡介2.可編程通用陣列邏輯可編程通用陣列邏輯(GAL)是在PAL根底上開展起來的新一代邏輯器件，它承繼了PAL的與或陣列構(gòu)造，又利用靈敏的輸出邏輯宏單元OLMC來加強輸出功能。(1)GAL的根本構(gòu)造圖8-11給出了可編程通用陣列邏輯器件GAL16V8內(nèi)部邏輯構(gòu)造及相應(yīng)引腳分布。(2)由圖可知，GAL16V8內(nèi)部邏輯構(gòu)造由5部分組成①8個輸入緩沖器(引腳2~9作為輸入)。②8個輸出緩沖器(引腳12~19作為輸出緩沖器的輸出)。上一頁下一頁前往8.2可編程邏輯器件簡介③8個反響/輸入緩沖器(將輸出反響給與門陣列，或?qū)⑤敵龆擞米鳛檩斎攵?。④可編程與門陣列(由8x8個與門構(gòu)成，構(gòu)成64個乘積項，每個與門有32個輸入，其中16個來自輸入緩沖器，另16個來自反響/輸入緩沖器)。⑤8個輸出邏輯宏單元(OLMC12~19，或門陣列包含其中)。除以上5個組成部分外，該器件還有一個系統(tǒng)時鐘CK的輸入端(引腳1)、一個輸出三態(tài)控制端OE(引腳11)、一個電源VCC端(引腳20)和一個接地端(引腳10)。上一頁下一頁前往8.2可編程邏輯器件簡介(3)GAL的每一個輸出端都對應(yīng)有一個輸出邏輯宏單元OLMC。OLMC主要由4部分組成:①或門陣列(8輸入或門陣列，其中一個輸入受控制。②異或門(異或門用于控制輸出信號極性，XOR(n)=0輸出低電平有效，XOR(n)=1輸出高電平效，n為輸出引腳號)③正邊沿觸發(fā)的D觸發(fā)器(鎖存或門輸出形狀，使GAL適用于時序邏輯電路)。④4個數(shù)據(jù)選擇器(MUX)。數(shù)據(jù)選擇器包括乘積項數(shù)據(jù)選擇器PTMUX、三態(tài)數(shù)據(jù)選擇器STMUX、反響數(shù)據(jù)選擇器FMUX和輸出數(shù)據(jù)選擇器OMUX。上一頁下一頁前往8.2可編程邏輯器件簡介3.構(gòu)造控制字GAL16V8的各種配置是經(jīng)構(gòu)造控制字來控制的。GAL16V8的構(gòu)造控制字如圖8-12所示，控制字中XOR(n)和AC1(n)里的數(shù)字n分別表示對輸出引腳號為n的OLMC控制。構(gòu)造控制字中各位功能如下:①同步位SYN。SYN用以確定GAL器件具有組合邏輯輸出功能還是時序邏輯輸出功能。SYN=1，具有組合型輸出才干;SYN=0,GAL具有存放器型輸出才干。②構(gòu)造控制位ACO。這一位ACO對8個OLMC是公共的，它與各OLMC(n)的各自AC1(n)一同控制OLMC(n)中的各個數(shù)據(jù)選擇器。上一頁下一頁前往8.2可編程邏輯器件簡介③構(gòu)造控制位AC1。共有8個AC1，每個AC1(n)控制一個OLMC(n)。④極性控制位XOR(n)。8個XQR經(jīng)過相應(yīng)OLMC中的異或門實現(xiàn)對各個輸出極性的控制。⑤乘積項(PT)制止位。共有64位，分別控制與門陣列的64個乘積項(PT0~PT63)。經(jīng)過對構(gòu)造控制字的編程，可以控制GAL的任務(wù)方式。4.GAL的任務(wù)方式GAL16V8有3種任務(wù)方式，即簡單型、復(fù)雜型和存放器型。在簡單型任務(wù)方式下，GAL內(nèi)無反響通路。在復(fù)雜型任務(wù)方式下，GAL內(nèi)存在反響通路。在存放器型任務(wù)方式下，至少有一個OLMC任務(wù)在存放器輸出方式。上一頁下一頁前往8.2可編程邏輯器件簡介8.2.3復(fù)雜可編程邏輯器件復(fù)雜可編程邏輯器件(ComplexProgrammableLogicDevice,CPLD)，是從PAL和GAL器件開展起來的器件，相對而言規(guī)模大，構(gòu)造復(fù)雜，屬于大規(guī)模集成電路范圍，是一種用戶根據(jù)各自需求而自行構(gòu)造邏輯功能的數(shù)字集成電路。其根本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描畫言語等方法，生成相應(yīng)的日標文件，經(jīng)過下載將代碼傳送到日標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。它具有編程靈敏、集成度高、設(shè)計開發(fā)周期短、適用范圍廣、開發(fā)工具先進、設(shè)計制造本錢低、對設(shè)計者的硬件閱歷要求低、規(guī)范產(chǎn)品無需測試、嚴密性強、價錢群眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛運用于產(chǎn)品的原型設(shè)計和產(chǎn)品消費(普通在10000件以下)之中。上一頁下一頁前往8.2可編程邏輯器件簡介幾乎一切運用中、小規(guī)模通用數(shù)字集成電路的場所均可運用CPLD器件。CPLD器件已成為電子產(chǎn)品不可短少的組成部分，它的設(shè)計和運用成為電子工程師必備的一種技藝。CPLD主要是由邏輯陣列塊(LAB)、可編程I/0單元、可編程連線陣列(PLA)。根本構(gòu)造如圖8-13所示。上一頁下一頁前往8.2可編程邏輯器件簡介8.2.4現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(Field一Pro}rammahleGateArray,FPGA)是在PAL、GAL、CPLD等可編程器件的根底上進一步開展的產(chǎn)物。它是作為公用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既處理了定制電路的缺乏，又抑制了原有可編程器件門電路數(shù)有限的缺陷。FPGA內(nèi)部包括可配置邏輯模塊(ConfigurableLo惑。Block,CLB),輸出輸入模塊(InputOutputBlock,IOB)和內(nèi)部連線(Interconnect)3個部分。FPGA的根本特點主要如下。(1)采用FPGA設(shè)計ASIC電路，用戶不需求投入消費就能得到適宜的芯片。(2)FPGA可做其他全定制或半定制ASIC電路的中試樣片。上一頁下一頁前往8.2可編程邏輯器件簡介(3)FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。(4)FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。(5)FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最正確選擇之一。目前FPGA的種類很多，有XILINX公司的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。上一頁下一頁前往8.2可編程邏輯器件簡介FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其任務(wù)形狀的，因此，任務(wù)時需求對片內(nèi)的RAM進展編程。用戶可以根據(jù)不同的配置方式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入任務(wù)形狀。掉電后，F(xiàn)PGA恢復(fù)成自片，內(nèi)部邏輯關(guān)系消逝，因此，F(xiàn)P(}A可以反復(fù)運用。FPGA的編程無須公用的FPGA編程器，只需用通用的EPROM,PROM編程器即可。當需求修正FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能因此，F(xiàn)PGA的運用非常靈敏。FPGA有多種配置方式:并行主方式為一片F(xiàn)PGA加一片EPROM的方式;主從方式可以支持一片PROM編程多片F(xiàn)PGA;串行方式可以采用串行PROM編程FPGA;外設(shè)方式可以將FPGA作為微處置器的外設(shè)，由微處置器對其編程。上一頁下一頁前往8.2可編程邏輯器件簡介8.2.5可編程邏輯器件的開發(fā)和運用簡介1.PLD的根本設(shè)計方法PLD的開發(fā)是指利用開發(fā)系統(tǒng)的軟件和硬件對PLD進展設(shè)計和編程的過程。其設(shè)計過程如圖8-14所示。大體上有以下5個步驟。(1)設(shè)計預(yù)備。首先應(yīng)分析設(shè)計要求，預(yù)估電路方式與規(guī)模，從而選擇適宜的PLD普通所設(shè)計電路需用的I/O端數(shù)量和GLB數(shù)量不要超越所選芯片所能提供數(shù)量的80%。然后根據(jù)選定的PLD確定應(yīng)采用何種設(shè)計開發(fā)工具。(2)設(shè)計輸入。設(shè)計輸入在軟件開發(fā)工具上進展。對于低密度PLD，可采用像ABEL這樣的簡單開發(fā)軟件，可采用邏輯方程輸入方式。上一頁下一頁前往8.2可編程邏輯器件簡介對于高密度PLD，可采用邏輯電路圖、VHDL言語(即超高速集成電路硬件描畫言語)和波形圖等輸入方式。設(shè)計輸入時，應(yīng)盡量調(diào)用設(shè)計軟件中所提供的元件。(3)設(shè)計處置。開發(fā)軟件首先對設(shè)計輸人的文件進展“語法檢查、編譯和邏輯優(yōu)化〞，這一步經(jīng)過后，將進展“銜接與適配〞，其作用是自動進展規(guī)劃布線設(shè)計。“銜接與適配〞經(jīng)過后，將產(chǎn)生規(guī)范JEDEC文件，并自動生成一個有關(guān)設(shè)計信息的設(shè)計報告。(4)功能仿真。在設(shè)計輸入和設(shè)計處置過程都要進展功能仿真和時序仿真。功能仿真是在設(shè)計輸入完成以后的邏輯功能檢證，又稱為前仿真。時序仿真在選擇好器件并完成規(guī)劃、布線之后進展，又稱為后仿真或定時仿真。上一頁下一頁前往8.2可編程邏輯器件簡介(5)器件編程。編程即將JEDEC文件下載到器件中，使PLD具有所設(shè)計的邏輯功能.普通PLD要用編程器進展下載。也就是把待編程的器件插入編程器的插座內(nèi)，運用編程器配套的編程軟件就可以將JEDEC文件寫入PLD芯片。2.運用簡介PLD的運用非常廣泛，這里經(jīng)過詳細實例簡單闡明PLD的實踐運用。試用PAL16L8完成74LS三線一八線譯碼器功能，并添加一個輸出使能端OE(低電平有效)。上一頁下一頁前往8.2可編程邏輯器件簡介設(shè)計思緒如下:三線一八線譯碼器有3個輸入A、B、C,8個低電平有效的輸出Y0~Y7個使能輸入端EN1和低電平有效的 ，1個低電平有效的輸出使能端OE。當OE=0時，有由表達式可知每個輸出都是一個乘積項，就此編程可得一個三態(tài)的三線-八線譯碼器。編程后PAL16LV8內(nèi)部構(gòu)造如圖8-15所示。?想一想:CPLD和FPGA各有什么特點?上一頁前往本章小結(jié)半導(dǎo)體存儲器是現(xiàn)代數(shù)字系統(tǒng)特別是計算機中的重要組成部分，它可分為RAM和ROM兩大類，絕大多數(shù)屬于MOS工藝制成的大規(guī)模集成電路。RAM是一種易失性的讀寫存儲器，它存儲的數(shù)據(jù)隨電源掉電而消逝。它包含有SRAM和DRAM兩種類型，前者用觸發(fā)器記憶數(shù)據(jù)，后者靠MOS管柵極電容存儲數(shù)據(jù)。ROM是一種非易失性的存儲器，它存儲的是固定數(shù)據(jù)，普通只能被讀出。根據(jù)寫入方式的不同，ROM可分為固定ROM和可編程ROM。后者又可細分為PROM和EPROM等。前往下一頁本章小結(jié)當前，可編程邏輯器件(PLD)的運用領(lǐng)域越來越廣泛，用戶可以根據(jù)需求自行設(shè)計該類器件的邏輯功能。它們具有集成度高、可靠性高、處置速度快和嚴密型好等特點。PAL和GAL是兩種典型的可編程邏輯器件，其電路中心都是與或陣列。但PAL具有更強的功能和靈敏性。CPLD是在GAL基拙上開展起來的復(fù)雜可編程邏輯器件，采用先進的EZCMOS工藝，集成度更高，且可以系統(tǒng)編程。FPGA認是基于SRAM的可編程器件，它以功能很強的CLB作為根本邏輯單元，可以實現(xiàn)各種復(fù)雜的邏輯功能，同時還兼做RAM運用。前往圖8-1存儲器的分類前往圖8-2三管動態(tài)存儲單元前往圖8-3RAM的構(gòu)造前往圖8-4256x4存儲矩陣前往圖8-5輸人/輸出控制電路前往圖8-6R