計算機(jī)組成與系統(tǒng)結(jié)構(gòu).ppt

計算機(jī)組成與系統(tǒng)結(jié)構(gòu),主講教師: 胡越明 課件下載: /huym/計算機(jī)組成與系統(tǒng)結(jié)構(gòu) Email: ,上海交通大學(xué)計算機(jī)系,第一篇,計算機(jī)組成原理,課程網(wǎng)站：81/,教材,胡越明 計算機(jī)組成與設(shè)計 科學(xué)出版社 2006年6月第一版,/bookdetails.php?searchingbookid=16151,第一章 數(shù)字系統(tǒng)與計算機(jī)概論,1.1 數(shù)字邏輯與數(shù)字電路 1.2 數(shù)字系統(tǒng)基礎(chǔ) 1.3 數(shù)字系統(tǒng)設(shè)計,1.1數(shù)字邏輯與數(shù)字電路,1.1.1邏輯代數(shù)的基本知識 1.1.2 常見的門電路,第一章 數(shù)字系統(tǒng)與計算機(jī)概論,模擬量和數(shù)字量 數(shù)據(jù)字量的處理過程可以達(dá)到比模擬量處理更高的精度 數(shù)字量特別適合于進(jìn)行復(fù)雜的處理 數(shù)字量便于數(shù)據(jù)的存儲和傳輸 數(shù)字系統(tǒng)采用二進(jìn)制代碼 電路中只需要表示兩種狀態(tài),1.1 數(shù)字電路基礎(chǔ),二進(jìn)制數(shù) 位bit 二進(jìn)制編碼 n個二進(jìn)制位可構(gòu)成2n個代碼 數(shù)字邏輯代數(shù),1.1.1 邏輯代數(shù)的基本知識,邏輯值的基本運(yùn)算 邏輯加、邏輯乘和邏輯非 邏輯代數(shù)的特點 字母表示變量 如A和B 有限域 任何變量的取值只有0和1兩種可能 可用真值表表示,邏輯加運(yùn)算,邏輯或 用運(yùn)算符號“+”表示 運(yùn)算規(guī)則 0+0=0 0+1=1 1+0=1 1+1=1 真值表,邏輯乘運(yùn)算,邏輯與 用運(yùn)算符號“”表示 運(yùn)算規(guī)則： 00=0 01=0 10=0 11=1 真值表：,邏輯非運(yùn)算,將1變成0，將0變成1。 表示為 真值表,邏輯表達(dá)式,用若干個邏輯變量和邏輯運(yùn)算符組成的數(shù)學(xué)式子 例子：L=AB+C 真值表,運(yùn)算法則,運(yùn)算法則,邏輯代數(shù)的運(yùn)算規(guī)則的證明,根據(jù)邏輯代數(shù)的運(yùn)算法則進(jìn)行 用列出真值表的方法進(jìn)行證明 例1-1 證明(A+B)(A+C)=A+BC 證：(A+B)(A+C)=AA+AB+AC+BC 分配律 =A+AB+AC+BC 重疊律 =A(1+B)+AC+BC 分配律 =A+AC+BC 0-1律 =A(1+C)+BC 分配律 =A+BC 0-1律,一個邏輯函數(shù)的真值表是惟一的，但是它的邏輯表達(dá)式可能有多種多樣。 邏輯表達(dá)式的化簡：尋找一種簡潔的等價的邏輯表達(dá)式。 最小項：在真值表中，變量的每一種組合。 邏輯函數(shù)的一種表達(dá)式實際上就是那些輸出為1的最小項的和。,例1-3 寫出下列真值表的邏輯表達(dá)式,答：,習(xí)題：1.8 1.9,1.1.2 常見的門電路,基本的門電路 寄存器 譯碼器 算術(shù)運(yùn)算電路 控制邏輯,1. 基本門電路,門電路 實現(xiàn)邏輯運(yùn)算的數(shù)字電路 輸入端和輸出端有兩種狀態(tài) 分別表示邏輯1和邏輯0。 MOS場效應(yīng)晶體管,MOS晶體管的構(gòu)成,基片,二氧化硅,源極,柵極,漏極,wafer,die,CMOS電路,互補(bǔ)型MOS,基本的門電路符號,CMOS門電路的例子,三態(tài)門,高阻狀態(tài) 輸出控制功能,三態(tài)門的用途,直接連接到公共信號線路 總線,雙向連接總線,邏輯門電路的分類,組合邏輯電路 不具備記憶功能 建立在簡單邏輯門基礎(chǔ)上 可以用真值表和邏輯表達(dá)式表示 時序邏輯電路 具有記憶功能 電路的輸出取決于輸入狀況和電路的狀態(tài) 建立在觸發(fā)器的基礎(chǔ)上 寄存器 計數(shù)器,2. 觸發(fā)器,一種具有記憶功能的電路 有兩個穩(wěn)定的電路狀態(tài) 建立在R-S鎖存器(latch)的基礎(chǔ)上,特征表,表示時序電路的下一個狀態(tài)與現(xiàn)有狀態(tài)與輸入信號的邏輯函數(shù)關(guān)系 例,D鎖存器,在R-S鎖存器的輸入部分加上時鐘和輸入控制的電路構(gòu)成,D觸發(fā)器,有一個時鐘輸入信號 上升沿，下降沿，周期，頻率 在時鐘信號的上升沿輸入信號D送入內(nèi)部并改變輸出Q Q(T+1)=D(T),同步時序電路,用一條時鐘信號啟動所有的觸發(fā)器 觸發(fā)器的輸出信號電平就是電路的狀態(tài) 狀態(tài)的變化通常用狀態(tài)轉(zhuǎn)換圖表示,3. 半加器和全加器,分為半加器和全加器兩種 半加器有兩個輸入端和兩個輸出端 半加器的邏輯表達(dá)式：,全加器,進(jìn)位輸入Ci，進(jìn)位輸出Co。 邏輯表達(dá)式：,全加器與半加器,OrCAD,4位加法器,4. 寄存器（Register）,由多個D觸發(fā)器構(gòu)成 可以存放一個完整的二進(jìn)制數(shù)據(jù) 通常用一個名字表示 如R1、R2 對寄存器內(nèi)容的操作 移位、計數(shù)、清除、裝入,移位寄存器,串行輸入串行輸出 串行輸入并行輸出 并行輸入串行輸出,寄存器的數(shù)據(jù)傳輸,并行輸入并行輸出 R1R2 R2R1,R1,R2,5. 計數(shù)器,由多個觸發(fā)器構(gòu)成 異步計數(shù)器 除第一個觸發(fā)器的計數(shù)信號來自外部，其余觸發(fā)器的計數(shù)信號來自上一個觸發(fā)器的輸出 同步計數(shù)器 外部計數(shù)信號同時送到各觸發(fā)器的時鐘輸入端 時序邏輯電路,異步計數(shù)器的例子,一般的時序邏輯電路,觸發(fā)器與組合邏輯電路的結(jié)合,6. 編碼器和譯碼器,編碼的信息與譯碼的信息 2n個輸入信號的編碼器有n個輸出信號 輸入信號中只有一個是有效的電平,譯碼器,n個輸入信號的譯碼器有2n個輸出信號 每個輸出信號對應(yīng)于n個輸入信號的一種編碼 輸出信號中只有一個處于有效狀態(tài) 通常還有一個輸出許可信號（EN）,7. 數(shù)據(jù)選擇器,根據(jù)選擇信號從多個輸入端中選擇一個作為輸出 有n個選擇信號的數(shù)據(jù)選擇器從2n個輸入數(shù)據(jù)線中選擇一個作為輸出 邏輯表達(dá)式： 功能表,1.2 數(shù)字系統(tǒng)基礎(chǔ),1.2.1 數(shù)字系統(tǒng)及其表示 層次化設(shè)計 基本的門電路 觸發(fā)器、編碼器、譯碼器、一位加法器 寄存器、計數(shù)器 較高層次的功能單元表示成由下一層次的功能單元表示的結(jié)構(gòu)框圖,1.2.2 數(shù)字集成電路的分類,封裝方式 雙列直插封裝（DIP） 引腳格柵陣列（PGA） 工作原理 雙極型 每個晶體管由p型和n型兩種半導(dǎo)體構(gòu)成 速度較高 單極型（場效應(yīng)） 每個晶體管由一種半導(dǎo)體材料構(gòu)成 nMOS和CMOS 耗電較低 集成度高,集成電路實現(xiàn)計算機(jī)系統(tǒng)的方法,采用現(xiàn)成的集成電路 利用通用的集成電路 成本較低 性能低 定制專用 (Full Custom) 集成電路 由開發(fā)者自己設(shè)計芯片版圖（ASIC） 開發(fā)周期長 開發(fā)成本高 使用半定制 (Semi-custom) 芯片 在芯片廠商的半成品基礎(chǔ)上設(shè)計定制 利用率低,半定制芯片的分類,門陣列(Gata Array) 排成二維陣列的標(biāo)準(zhǔn)單元 一些互連通道 標(biāo)準(zhǔn)單元(Standard Cell) 標(biāo)準(zhǔn)單元版圖庫 標(biāo)準(zhǔn)單元邏輯電路圖庫 可編程邏輯電路芯片(PLD) 功能單元或者連接線路可根據(jù)需要進(jìn)行改變 PLA、PAL、FPGA、CPLD,PLA,由與門和或門邏輯電路組合而成的陣列,PAL,或陣列固定 與陣列可編程,GAL,CPLD,FPGA,1.2.3 數(shù)字系統(tǒng)中的信號延遲與干擾,延遲時間 從輸入信號的建立到輸出信號的產(chǎn)生之間的時間間隔 延遲造成的影響 使得電路的運(yùn)行速度受到限制 形成一個瞬間的不確定的輸出信號,門電路的扇出數(shù)與扇入數(shù),扇出數(shù) 一個門電路能夠驅(qū)動的同類門電路的最大數(shù)量 MOS電路的扇出數(shù)主要受到連接線路中分布電容的影響 影響門電路的輸出延遲 扇入數(shù) 一個基本門電路的輸入端的數(shù)量,數(shù)字系統(tǒng)的局限性 性能、穩(wěn)定性、可靠性,電信號的傳播速度 電信號的實際傳播速度小于光速 電路的脈沖串?dāng)_ 一根導(dǎo)線上電信號所產(chǎn)生的電場與另一根電線上產(chǎn)生的電場 傳輸線反射 當(dāng)信號電平的變化時間短于信號在導(dǎo)線上的傳播時間時 電平信號從一端傳播到另一端后由于受到阻礙而反射回來 外部信號的干擾 EMC,傳輸線反射的避免,保持信號的傳輸線路上的阻抗一致性 終端電路,1.2.4 計算機(jī)系統(tǒng)的可靠性,一、基本概念 錯誤(error)：引起故障的因素（如固定為1） 故障(fault)：由系統(tǒng)中的錯誤引起的紊亂現(xiàn)象（顯現(xiàn)的錯誤） 失效(failure)：故障導(dǎo)致的系統(tǒng)喪失功能的情況（浴盆曲線） 避錯：避免錯誤的發(fā)生 容錯：使錯誤不引起故障，有故障時系統(tǒng)不失效,技術(shù)指標(biāo),技術(shù)指標(biāo),例：設(shè)系統(tǒng)的平均無故障時間是104小時，問該系統(tǒng)正常工作1小時的可靠性是多少？ 解：因MTTF=104, 故l=10-4, R(1)=e-0.0001=0.99,技術(shù)指標(biāo),平均故障間隔時間 (MTBF：mean time between failure) MTBF = MTTF+MTTR=1/l + 1/m 其中MTTR為平均修復(fù)時間1/m m稱為修復(fù)率,二、技術(shù)指標(biāo)（續(xù)）,問題,某計算機(jī)投入運(yùn)行后每100天出現(xiàn)一次失效，每次失效后修理1整天后恢復(fù)正常，問該系統(tǒng)的可靠性、MTTF、MTBF、可用性分別是多少？,1.2.5 數(shù)字系統(tǒng)的功率消耗,限制功耗的因素 能耗（電池） 散熱 功耗的構(gòu)成 靜態(tài) 動態(tài),數(shù)字系統(tǒng)的功率消耗,靜態(tài)功耗 晶體管的工作電流 晶體管的漏電流 動態(tài)功耗 晶體管開關(guān)功耗 I/O的開關(guān)功耗 相關(guān)因素 集成電路中的分布電容 電源電壓 工作頻率,數(shù)字系統(tǒng)的功率消耗,降低動態(tài)功耗的措施 降低電源電壓 降低門電路的活躍因數(shù) 減少門電路數(shù)量 降低時鐘頻率 在滿足性能要求的前提下,降低門電路的活躍因數(shù),多種CPU的工作狀態(tài) 不同的工作頻率 Intel SpeedStep技術(shù) 關(guān)閉不需要的功能部件 減少激活CPU 外圍功能用硬件實現(xiàn) 用查表代替計算 用宏代替子程序 減少堆棧操作,1.3 數(shù)字系統(tǒng)設(shè)計,1.3.1 EDA簡介 功能 設(shè)計輸入 邏輯綜合 設(shè)計驗證 測試,EDA的功能,設(shè)計輸入（Design Entry） 設(shè)計文檔編輯 硬件描述語言的輸入 電路圖形的輸入 狀態(tài)圖的描述。 邏輯綜合（Logic Synthesis） 邏輯表達(dá)式的簡化和優(yōu)化 電路板或者芯片中模塊的布局和連線布局 將設(shè)計輸入轉(zhuǎn)換成電路圖或者芯片版圖等,EDA的功能,設(shè)計驗證（Design Verification） 設(shè)計規(guī)則的檢查 邏輯功能的檢驗 沖突檢查等 信號的傳播延遲 信號的畸變、反射和干擾 分析電路的功率消耗 測試（Testing） 生成測試的輸入信號 測試向量 對產(chǎn)生的輸出信號進(jìn)行采集和比較,EDA工具,芯片級 芯片版圖的布局和布線功能 可編程芯片的編程 Cadence Mentor Graphics Aldec 板級 印刷電路板的布局和布線功能 OrCAD Protel,EDA工具,硬件描述語言（HDL ） 邏輯功能的描述 邏輯結(jié)構(gòu) 行為的描述 ABEL VHDL,EDA工具,圖形設(shè)計輸入 元器件的圖形庫 電路符號庫和物理形狀的圖形庫 用戶可以建立自己的圖形庫 層次化的方法 電路模塊的內(nèi)部結(jié)構(gòu)由下一層次的電路圖來描述,EDA工具,邏輯綜合 自動布局 自動布線,1.3.2 硬件描述語言,ABEL語言 為描述可編程邏輯電路而開發(fā) 低層描述 將一個數(shù)字電路描述為一個模塊 模塊內(nèi)部的邏輯可以有多種描述 邏輯方程式 真值表 狀態(tài)圖 熔絲圖,ABEL語言,每個模塊中包括 標(biāo)題（Title） 器件（Device） 引腳（Pin） 結(jié)點（Node） 常量定義（Constant） 宏定義（Macro） 邏輯方程（Equations） 真值表（Truth_table） 狀態(tài)圖（State_diagram） 熔絲（Fuse） 測試向量（Test_vectors）,ABEL語言,module Z74LS138 title 74LS138 decoder PLD Z74LS138 device P16L8 “Input and output pins A, B, C, G2A_L, G2B_L, G1 pin 1, 2, 3, 4, 5, 6; Y0_L, Y1_L, Y2_L, Y3_L, Y4_L, Y5_L, Y6_L, Y7_L pin 1912 istype com; “ Constant expression ENB = G1 End X74LS138,ABEL語言,module moore title Moore machine description of a Sequence detector moore device P22V10 “Inputs clk pin 1; PR pin 2; X pin 3; “Output Q1, Q0, Z pin 21, 22, 23 istype buffer, reg_D; “State Register assignment sreg = Q1, Q0, Z; A = 0, 0, 0; B = 0, 1, 0; C = 1, 1, 0; D = 1, 1, 1; Equations Sreg.ar = PR; Sreg.clk = clk;,ABEL語言,State_diagram sreg State A: If X then B else A; State B: If X then C else A; State C: If X then D else A; State D: If X then D else A; Test_vectors (clk, PR, X - sreg) .c., 1, 0 - A; .c., 0, 0 - A; .c., 0, 1 - B; .c., 0, 1 - C; .c., 0, 1 - D; .c., 0, 0 - A; .c., 0, 1 - B; .c., 0, 0 - A; .c., 0, 1 - B; .c., 0, 1 - C; .c., 0, 1 - D; .c., 0, 1 - D; .c., 0, 0 - A; .c., 0, 1 - B; .c., 0, 1 - C; .c., 0, 1 - D; end,VHDL語言,IEEE標(biāo)準(zhǔn) 能夠描述更為一般的數(shù)字邏輯電路的功能和行為 支持?jǐn)?shù)字系統(tǒng)各個層次的描述 門級 寄存器傳輸級 算法級 系統(tǒng)級 既是邏輯描述文本，又是執(zhí)行模型 強(qiáng)類型,VHDL語言,信號變量signal 描述一個硬件信號 實體間動態(tài)交換的數(shù)據(jù) 具有歷史記錄 具有時間屬性 可進(jìn)行布爾運(yùn)算 實體entity VHDL文本的一個基本單元 描述一個部件的外部接口信號和邏輯功能 層次化 可以包含多個構(gòu)造體,VHDL語言,構(gòu)造體Architecture 具體指明功能部件的行為、采用的元件和內(nèi)部連接關(guān)系 用于系統(tǒng)模擬 包裝Package 用于容納各設(shè)計模塊能夠共享的數(shù)據(jù)類型、常數(shù)、子程序等 以便設(shè)計代碼重用。,VHDL語言,entity adder is port ( in1 : in bit_vector; in2 : in bit_vector; pout : out