EDA技術(shù)及應(yīng)用 第二章.ppt

EDA技術(shù)及應(yīng)用 主講 牛軍浩 第二章EDA設(shè)計(jì)流程及工具 2 1FPGA CPLD開發(fā)流程2 2ASIC設(shè)計(jì)流程2 3常用EDA工具 教學(xué)目的 了解EDA技術(shù)進(jìn)行設(shè)計(jì)開發(fā)的流程 以及EDA設(shè)計(jì)軟件 能正確選擇和使用EDA軟件 優(yōu)化設(shè)計(jì)項(xiàng)目 提高設(shè)計(jì)效率和設(shè)計(jì)質(zhì)量 2 1FPGA CPLD設(shè)計(jì)流程 FPGA CPLD開發(fā)流程 2 1FPGA CPLD設(shè)計(jì)流程 2 設(shè)計(jì)輸入 將電路系統(tǒng)以一定的表達(dá)方式輸入計(jì)算機(jī) a 圖形輸入 b 文本輸入 狀態(tài)圖輸入 波形圖輸入 原理圖輸入 VHDL輸入 VerilogHDL輸入 2 1FPGA CPLD設(shè)計(jì)流程 圖形輸入 狀態(tài)圖輸入 根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式 用繪圖的方法 在EDA工具的圖形編輯器上繪出狀態(tài)圖 然后由EDA編譯器和綜合器將其綜合成電路網(wǎng)表 2 1FPGA CPLD設(shè)計(jì)流程 圖形輸入 波形圖輸入 將待設(shè)計(jì)的電路看成一個(gè) 黑盒 只設(shè)計(jì)輸入和輸出的時(shí)序波形 由EDA工具綜合成電路網(wǎng)表 2 1FPGA CPLD設(shè)計(jì)流程 圖形輸入 原理圖輸入 在圖形編輯界面上繪制完成特定功能的電路原理圖 原理圖由邏輯器件和連線構(gòu)成 2 1FPGA CPLD設(shè)計(jì)流程 文本輸入 VHDL輸入 與傳統(tǒng)的文本語言程序設(shè)計(jì)方法相似 在文本編輯器中輸入程序代碼 由EDA工具綜合成電路網(wǎng)表 2 1FPGA CPLD設(shè)計(jì)流程 文本輸入 VerilogHDL輸入 與傳統(tǒng)的文本語言程序設(shè)計(jì)方法相似 在文本編輯器中輸入程序代碼 由EDA工具綜合成電路網(wǎng)表 2 1FPGA CPLD設(shè)計(jì)流程 3 綜合 綜合就是將電路的高級(jí)語言 如行為描述 轉(zhuǎn)換成低級(jí)的 可與FPGA CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序 將設(shè)計(jì)者在EDA工具中編輯輸入的HDL文本 原理圖或狀態(tài)圖描述 依據(jù)給定的硬件結(jié)構(gòu)組成和約束控制條件進(jìn)行編譯 優(yōu)化 轉(zhuǎn)換 以獲得門級(jí)電路描述的網(wǎng)表文件 2 1FPGA CPLD設(shè)計(jì)流程 4 適配 將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中 使之產(chǎn)生最終的下載文件適配的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器件系列綜合器可由第三方提供 適配器則由CPLD FPGA供應(yīng)商提供 2 1FPGA CPLD設(shè)計(jì)流程 5 仿真 根據(jù)算法和仿真庫對(duì)設(shè)計(jì)進(jìn)行模擬 以驗(yàn)證設(shè)計(jì)是否正確功能仿真 對(duì)描述的邏輯功能進(jìn)行測(cè)試模擬 以驗(yàn)證是否滿足設(shè)計(jì)要求與硬件特性無關(guān)時(shí)間短 速度快時(shí)序仿真 接近真實(shí)器件運(yùn)行特性的仿真與硬件特性相關(guān)精度高時(shí)間長(zhǎng) 速度慢 2 1FPGA CPLD設(shè)計(jì)流程 6 下載 將適配后生成的下載或配置文件 通過編程器或編程電纜向FPGA或CPLD下載 以便進(jìn)行硬件調(diào)試和驗(yàn)證對(duì)FPGA進(jìn)行下載稱為配置 Configure 對(duì)CPLD進(jìn)行下載稱為編程 Program 2 2ASIC設(shè)計(jì)流程 1 ASIC設(shè)計(jì)方法 2 2ASIC設(shè)計(jì)流程 2 ASIC設(shè)計(jì)流程 2 3EDA工具 集成開發(fā)環(huán)境HDL前端輸入與系統(tǒng)管理軟件HDL邏輯綜合軟件HDL仿真軟件適配器其他 1 集成開發(fā)環(huán)境 1 MAX PLUSIIAltera公司上一代的PLD開發(fā)軟件使用者眾多目前Altera已經(jīng)停止開發(fā)MaxplusII 而轉(zhuǎn)向QuartusII軟件平臺(tái)最新版本為MaxPlusII10 23 2 QuartusII Altera公司新一代PLD開發(fā)軟件適合大規(guī)模FPGA的開發(fā)最新版本為QuartusII7 0 1 集成開發(fā)環(huán)境 3 Foundation Xilinx公司上一代的PLD開發(fā)軟件目前Xilinx已經(jīng)停止開發(fā)Foundation 而轉(zhuǎn)向ISE軟件平臺(tái)最新版本為XilinxFoundation3 1i 1 集成開發(fā)環(huán)境 4 ISE Xilinx公司目前的FPGA PLD開發(fā)軟件最新版本為ISE8 1i 1 集成開發(fā)環(huán)境 2 前端輸入與系統(tǒng)管理軟件 UltraEditHDLTurboWriterVHDL verilog專用編輯器 可大小寫自動(dòng)轉(zhuǎn)換 縮進(jìn) 折疊 格式編排很方便HDLDesignerSeriesMentor公司的前端設(shè)計(jì)軟件 包括5個(gè)部分 涉及設(shè)計(jì)管理 分析 輸入等VisialVHDL VisalVerilog可視化的HDL Verilog編輯工具 可以通過畫流程圖等可視化方法生成VHDL Verilog代碼 3 HDL邏輯綜合軟件 1 Synplify SynplifyProVHDL Verilog綜合軟件口碑相當(dāng)不錯(cuò)Synplicity公司出品最新版本為Synplify8 1 2 LeonardoSpectrum VHDL VerilogHDL綜合軟件Mentor公司出品PrecisionRTL PrecisionPhysical最新版本Leonardo2003b 3 FPGAComplierII VHDL Verilog綜合軟件Synopsys公司出品停止FPGAExpress的開發(fā) 4 HDL仿真軟件 1 ModelsimVHDL VerilogHDL仿真軟件功能比ActiveHDL強(qiáng)大 使用比ActiveHDL復(fù)雜Mentor的子公司ModelTech出品最新版本為ModelSim6 1 2 ActiveHDL VHDL VerilogHDL仿真軟件人機(jī)界面較好 簡(jiǎn)單易用Aldec公司出品最新版本為ActiveHDL7 1sp1 3 NC Cadence公司出品 很好的Verilog VHDL仿真工具NC Verilog的前身是著名的Verilog仿真軟件 Verilog XL 用于Verilog仿真NC VHDL 用于VHDL仿真NC Sim 是Verilog VHDL混合語言仿真工具 4 VCS