組合邏輯電路的VHDL設計

實驗二 組合邏輯電路的VHDL設計1、 實驗目的與要求1、目的（1）熟悉VHDL語言的基本結(jié)構（2）掌握用VHDL語言實現(xiàn)組合邏輯功能器件的邏輯功能的一般方法。2、要求（1）調(diào)試程序要記錄調(diào)試過程中出現(xiàn)的問題及解決辦法；（2）給出每個問題的算法或畫出流程圖；（3）編寫程序要規(guī)范、正確，上機調(diào)試過程和結(jié)果要有記錄，并注意調(diào)試程序集成環(huán)境的掌握及應用，不斷積累編程及調(diào)試經(jīng)驗；（4）做完實驗后給出本實驗的實驗報告。二、實驗設備、環(huán)境PII以上計算機，裝有QuartusII軟件三、方法與步驟（一）教師簡單回顧所需知識并演示較一個簡單功能的實現(xiàn)過程。1、 簡單回顧組合邏輯電路的特點及常用邏輯功能器件的功能2、 回顧QuartusII的VHDL操作步驟3、 以4選1數(shù)據(jù)選擇器為例，重點演示該組合邏輯單元的VHDL設計過程。（1）4選1數(shù)據(jù)選擇器的真值表與電路符號地址輸入輸出S0S100A01B10C11D（2）4選1數(shù)據(jù)選擇器的參考VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 IS PORT(S：IN STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D ： IN STD_LOGIC;Y：OUT STD_LOGIC );END mux41;ARCHITECTURE a OF mux41 ISBEGINPROCESS (s,A,B,C,D) BEGINIF (S=00) THEN Y = A; ELSIF (S=01) THEN Y = B; ELSIF (S=10) THEN Y = C; ELSIF (S=11) THEN Y = D; END IF; END PROCESS;END a;四、實驗過程、內(nèi)容、數(shù)據(jù)處理及分析按照設計選題編寫簡單程序1、 可供選擇進行設計的組合邏輯電路如下，要求規(guī)定課時內(nèi)至少完成3種邏輯電路的設計。設計對象選擇：基本門電路、8選1數(shù)據(jù)選擇器、3-8譯碼器、BCD碼譯碼器、優(yōu)先級編碼器、全加器、4位加法器。(1) 8選1數(shù)據(jù)選擇器library ieee;use ieee.std_logic_1164.all;entity mux81 is port (s: in std_logic_vector (2 downto 0); a,b,c,d,e,f,g,h : in std_logic; y: out std_logic);end mux81;architecture e of mux81 isbegin process(s,a,b,c,d,e,f,g,h) begin if(s=000)then y=a; elsif s=(001) then y=b; elsif s=(010) then y=c; elsif s=(011) then y=d; elsif s=(100) then y=e; elsif s=(101) then y=f; elsif s=(110) then y=g; elsif s=(111) then y=h;end if;end process;end e;(2) 3-8譯碼器library ieee;use ieee.std_logic_1164.all;entity mux38 is port (s: in std_logic_vector (2 downto 0); y: out std_logic_vector(7 downto 0);end mux38;architecture e of mux38 isbegin process(s) begin if(s=000)then y=; elsif s=(001) then y=; elsif s=(010) then y=; elsif s=(011) then y=; elsif s=(100) then y=; elsif s=(101) then y=; elsif s=(110) then y=; elsif s=(111) then y=;end if;end process;end e; (3)優(yōu)先級編碼器library ieee;use ieee.std_logic_1164.all;entity adv is port (I:in std_logic_vector( 0 to 7 ); y:out std_logic_vector (0 to 2);end adv;architecture a of adv isbegin process(I) begin if (i(7)=0) then y=000; elsif (i(6)=0) then y=100; elsif (i(5)=0) then y=010; elsif (i(4)=0) then y=110; elsif (i(3)=0) then y=001; elsif (i(2)=0) then y=101; elsif (i(1)=0) then y=011; elsif (i(0)=0) then y=111; end if; end process;end a; 對所編寫的VHDL程序進行軟件仿真，直到仿真結(jié)果滿足功能要求。1、 功能仿真。2、 選擇某一型號器件后時序仿真。記錄正確的源程序與仿真波形。五、實驗結(jié)論與問題討論1、功能仿真與時序仿真有何區(qū)別？ 答：功能仿真不考慮器件和布線的延時，而時序仿真需要考慮2、 記錄軟件仿真的波形并與實際功能相對照，檢查