PLDFPGA常用開發(fā)軟件.doc

PLD/FPGA常用開發(fā)軟件地址2：/zhangzhenyan/fpga/hdl_tool/hdl_tool.htm 地址2：/7600625_d.html 集成的PLD/FPGA開發(fā)環(huán)境這類軟件都是由PLD/FPGA芯片廠家提供，基本都可以完成所有的設(shè)計(jì)輸入（原理圖或HDL)，仿真，綜合，布線，下載等工作。quguangn問：quartus II 與 max+plus II 有何區(qū)別？為何要分成兩個(gè)開發(fā)系統(tǒng)？ ivan Li答復(fù)：QII 和MP2最大的區(qū)別是對(duì)支持的器件的不同.當(dāng)然在做設(shè)計(jì)時(shí),QII和MP2的功能基本上都能完成任務(wù), 只是在界面上有一些不一樣. 不過ALTERA主要會(huì)向QII 發(fā)展, 現(xiàn)在所有的MP2 PROJECT 已經(jīng)可以在QII中完全兼容.LZW_717問：我是初學(xué)者，您認(rèn)為先用MAX PLUS II 好，還是用QuartusII 好 專家（guest_rad10937）答復(fù)：學(xué)quartusII 要好些，支持面廣，您可在/literature/lit-qts.jsp 上找到學(xué)習(xí)資料Altera公司上一代的PLD開發(fā)軟件，使用者眾多。目前Altera已經(jīng)停止開發(fā)MaxplusII，而轉(zhuǎn)向QuartusII軟件平臺(tái)MaxplusII學(xué)習(xí)資料下載MaxplusII BaselineAltera公司的免費(fèi)PLD開發(fā)軟件，界面與標(biāo)準(zhǔn)版的MaxplusII完全一樣，但需要通過使用MAX+PLUSII Advanced Synthsis插件才能支持VHDL/Verilog。 該支持MAX7000/3000和部分FLEX/ACEX芯片（如1K30,6016等），共47.1M用網(wǎng)卡號(hào)申請(qǐng)license 如沒有網(wǎng)卡，可以用硬盤號(hào)申請(qǐng)，license會(huì)發(fā)到你的電子信箱,有效期為6個(gè)月，到期后可再申請(qǐng)MaxplusII E+MAXAltera公司的免費(fèi)PLD開發(fā)軟件，界面與標(biāo)準(zhǔn)版的MaxplusII完全一樣，只支持MAX7000和MAX3000系列器件，本身支持不復(fù)雜的VHDL和Verilog綜合，軟件較小，共26.8M用網(wǎng)卡號(hào)申請(qǐng)license ，如沒有網(wǎng)卡，可以用硬盤號(hào)申請(qǐng)，其他同上Altera公司新一代PLD開發(fā)軟件，適合大規(guī)模FPGA的開發(fā)QuartusII學(xué)習(xí)資料下載 QuartusII Web EditionAltera公司的meifeui PLD開發(fā)軟件QuartusII的免費(fèi)版本，推薦使用256M以上內(nèi)存，安裝有NT或win2000的機(jī)器用網(wǎng)卡號(hào)申請(qǐng)license license有效期為150天，到期后可再申請(qǐng) Xilinx公司上一代的PLD開發(fā)軟件，目前Xilinx已經(jīng)停止開發(fā)Foundation，而轉(zhuǎn)向ISE軟件平臺(tái)Foundation學(xué)習(xí)資料下載Xilinx公司目前的PLD開發(fā)軟件ISE4.1中文學(xué)習(xí)資料WebFITTERXilinx公司的免費(fèi)PLD開發(fā)軟件,不需下載，可在線編譯，結(jié)果用e-mail發(fā)送到信箱。使用簡(jiǎn)單，但要求較快的聯(lián)網(wǎng)速度。支持XC9500 和 CoolRunner系列不需要安裝license，但必須注冊(cè),申請(qǐng)用戶和passwordWebPACK ISEXilinx公司的免費(fèi)PLD開發(fā)軟件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件ispDesignEXPERTLattice公司的PLD開發(fā)軟件,目前最新軟件改名為：ispLEVERispLEVER StarterLattice公司的免費(fèi)PLD開發(fā)軟件,支持600個(gè)宏單元以下的Lattice芯片的設(shè)計(jì)需要注冊(cè) license有效期為6個(gè)月，到期后可再申請(qǐng)WrapCypress公司開發(fā)軟件ACTEL公司開發(fā)軟件Quicklogic公司開發(fā)軟件ABEL4.0開發(fā)GAL/PAL的軟件，DOS界面免費(fèi)ABEL5.0開發(fā)GAL/PAL的軟件，DOS界面免費(fèi)為了提高設(shè)計(jì)效率，優(yōu)化設(shè)計(jì)結(jié)果，很多廠家提供了各種專業(yè)軟件，用以配合PLD/FPGA芯片廠家提供工具進(jìn)行更高效率的設(shè)計(jì)，最常見的組合是：同時(shí)使用專業(yè)HDL邏輯綜合軟件和PLD/FPGA芯片廠家提供的軟件。HDL前端輸入與系統(tǒng)管理軟件這類軟件主要是幫助用戶完成HDL文本的編輯和輸入工作，提高輸入效率，并不是必須的，更多人更習(xí)慣使用集成開發(fā)軟件或者綜合/仿真工具中自帶的文本編輯器，甚至可以直接使用普通文本編輯器。 UltraEdit一個(gè)使用廣泛的編輯器，大部分版本并不直接支持HDL，但可以將下面的文件中的文字添加到WORDFILE.txt中（該文件在UltraEdit安裝目錄下），即可支持相應(yīng)的語(yǔ)言編輯，關(guān)鍵字將用不同色彩標(biāo)出。VHDL87 VHDL93 Verilog HDL HDL Turbo WriterVHDL/verilog專用編輯器，可大小寫自動(dòng)轉(zhuǎn)換，縮進(jìn)，折疊，格式編排很方便?？芍苯邮褂肍PGAadvantage做后端處理,此套軟件也可以編輯C/C+，Java等多重語(yǔ)言，HDL Designer Series Mentor公司的前端設(shè)計(jì)軟件，包括5個(gè)部分，涉及設(shè)計(jì)管理，分析，輸入等，原Renoir軟件也已轉(zhuǎn)到HDL Designer Series /hdldesignerVisial VHDL/ Visal Verilog可視化的HDL/Verilog編輯工具,可以通過畫流程圖等可視化方法生成一部分VHDL/Verilog代碼innoveda公司出品Visual Elite Visial HDL的下一代產(chǎn)品，能夠輔助系統(tǒng)級(jí)到電路級(jí)的設(shè)計(jì) /products/datasheets_HTML/visualelite.aspHDL邏輯綜合軟件這類軟件將把HDL語(yǔ)言翻譯成最基本的與或非門的連接關(guān)系（網(wǎng)表），輸出edf文件，導(dǎo)給PLD/FPGA廠家的軟件進(jìn)行試配和布線。 為了優(yōu)化結(jié)果，在進(jìn)行復(fù)雜HDL設(shè)計(jì)時(shí)，基本上都會(huì)使用這些專業(yè)的邏輯綜合軟件，而不使用PLD/FPGA廠家的集成開發(fā)軟件中自帶的邏輯綜合功能。Synplify / Synplify Pro, VHDL/Verilog綜合軟件，口碑相當(dāng)不錯(cuò)。Synplicity公司出品。下載試用版Synplify學(xué)習(xí)資料LeonardoSpectrum,VHDL/VerilogHDL綜合軟件。(Mentor公司）下載試用版LeonadoSpectrum使用入門Precision RTLPrecision Physical Mentor公司最新的VHDL/VerilogHDL綜合軟件 FPGA ComplierII,VHDL/Verilog綜合軟件，Synopsys公司已停止發(fā)展FPGAexpress軟件，而轉(zhuǎn)到FPGA ComplierII平臺(tái)。FPGAexpress學(xué)習(xí)資料MAX+PLUS II Advanced Synthsis ALtera的一個(gè)免費(fèi)HDL綜合工具，安裝后可以直接使用，是MaxplusII的一個(gè)插件，用這個(gè)插件進(jìn)行語(yǔ)言綜合，比直接使用MaxplusII綜合的效果好。 下載(15M)使用手冊(cè)HDL仿真軟件對(duì)設(shè)計(jì)進(jìn)行校驗(yàn)仿真，包括布線以前的功能仿真（前仿真）和布線以后包含延時(shí)的時(shí)序仿真（后仿真），對(duì)于一些復(fù)雜的HDL設(shè)計(jì)可能需要這些軟件專業(yè)的仿真功能。ModleSimVHDL/VerilogHDL仿真軟件，功能比ActiveHDL強(qiáng)大，使用比ActiveHDL復(fù)雜。Mentor的子公司Model Tech出品。更多信息可瀏覽：，下載試用板Modelsim學(xué)習(xí)資料(中文）Active HDLVHDL/VerilogHDL仿真軟件，人機(jī)界面較好，簡(jiǎn)單易用。Aldec公司出品 下載試用版Active HDL 6.1 使用簡(jiǎn)介Cadence公司出品，很好的Verilog/VHDL仿真工具，其中NC-Verilog 的前身是著名的Verilog仿真軟件：Verilog-XL，用于Verilog仿真；NC-VHDL,用于VHDL仿真；NC-Sim,是Verilog/VHDL混合語(yǔ)言仿真工具NC-Verlog/NC-VHDL/NC-SIMVCS是Synopsys公司的VerilogHDL仿真軟件，反映不錯(cuò)；scirocco是Synopsys公司的VHDL仿真軟件，似乎沒有VCS出名其他相關(guān)軟件Mentor公司出品，VHDL/Verilog完整開發(fā)系統(tǒng)，可以完成除了布線以外所有的工作，包括三套軟件：HDL Designer Series（輸入及項(xiàng)目管理），Leonardo.Spectrum（綜合）和Modelsim（仿真）下載試用版DebussyVHDL/Verilog專用調(diào)試和代碼優(yōu)化軟件，多用于復(fù)雜設(shè)計(jì)的調(diào)試，如CPU設(shè)計(jì) Debussy學(xué)習(xí)資料（5.27M)Visual IP 可以為IP core供源代碼保護(hù)和用戶仿真模型X-HDL可實(shí)現(xiàn)VHDL和Verilog語(yǔ)言的相互自動(dòng)轉(zhuǎn)化Prime Time靜態(tài)時(shí)序分析軟件，Synopsys公司出品，多用于ASIC設(shè)計(jì)，也可以用于FPGA/PLD設(shè)計(jì)System Generator ISE與與Mathlab的接口，利用IP核在Mathlab中快速完成數(shù)字信號(hào)處理的仿真和最終FPGA實(shí)現(xiàn)DSP Builder Q