河南工業(yè)大學(xué)保密數(shù)字電子鎖設(shè)計(jì)

1、電子信息科學(xué)與技術(shù) 專業(yè)課程設(shè)計(jì)任務(wù)書學(xué)生姓名專業(yè)班級(jí)學(xué)號(hào)題 目保密數(shù)字電子鎖設(shè)計(jì)課題性質(zhì)工程設(shè)計(jì)課題來(lái)源自擬課題指導(dǎo)教師同組姓名主要內(nèi)容（1）電子鎖開鎖密碼為8位二進(jìn)制碼,密碼可以動(dòng)態(tài)控制。（2）要求開鎖密碼有序，若不按順序輸入密碼，即發(fā)出報(bào)警信號(hào)。（3）設(shè)計(jì)報(bào)警系統(tǒng)，用燈光或音響報(bào)警。（4）能熟練應(yīng)用狀態(tài)機(jī)進(jìn)行結(jié)構(gòu)性設(shè)計(jì)。任務(wù)要求根據(jù)設(shè)計(jì)題目要求編寫相應(yīng)程序代碼對(duì)編寫的VHDL程序代碼進(jìn)行編譯和仿真總結(jié)設(shè)計(jì)內(nèi)容，完成課程設(shè)計(jì)說(shuō)明書參考文獻(xiàn)1焦素敏.EDA課程設(shè)計(jì)指導(dǎo)書.鄭州：河南工業(yè)大學(xué)，20082潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程.北京：科學(xué)出版社，20023王國(guó)棟,潘松等.VHDL實(shí)用教

2、程.成都：電子科技大學(xué)出版社，20004 張亦華,延明.數(shù)字電路EDA入門.北京：電子工業(yè)出版社，20035 http:/www.ele- 中國(guó)電子制作網(wǎng) 網(wǎng)站6 周鳳臣.EDA技術(shù)試驗(yàn)與課程設(shè)計(jì).北京:清華大學(xué)出版社,2006審查意見指導(dǎo)教師簽字：教研室主任簽字： 2011年 6月 20日 說(shuō)明：本表由指導(dǎo)教師填寫，由教研室主任審核后下達(dá)給選題學(xué)生，裝訂在設(shè)計(jì)（論文）首頁(yè)1 設(shè)計(jì)任務(wù)及要求（小三黑體）（段前0.5行，段后0.5行，下同）設(shè)計(jì)任務(wù)：（1）電子鎖開鎖密碼為8位二進(jìn)制碼,密碼可以動(dòng)態(tài)控制。（2）要求開鎖密碼有序，若不按順序輸入密碼，即發(fā)出報(bào)警信號(hào)。（3）設(shè)計(jì)報(bào)警系統(tǒng)，用燈光或音響報(bào)

3、警。（4）能熟練應(yīng)用狀態(tài)機(jī)進(jìn)行結(jié)構(gòu)性設(shè)計(jì)。要求：根據(jù)設(shè)計(jì)題目要求編寫相應(yīng)程序代碼對(duì)編寫的VHDL程序代碼進(jìn)行編譯和仿真總結(jié)設(shè)計(jì)內(nèi)容，完成課程設(shè)計(jì)說(shuō)明書2設(shè)計(jì)原理及總體框圖（1）設(shè)計(jì)原理：本次試驗(yàn)我設(shè)置的是一個(gè)保密數(shù)字電子鎖。我所設(shè)計(jì)的密碼鎖是一個(gè)為8位二進(jìn)制碼鎖,密碼可以動(dòng)態(tài)控制，每次使用時(shí)可重置一次密碼，提高密碼鎖的安全性。重置密碼時(shí)應(yīng)先按重置密碼控制鍵“*”，然后通過“0”、“1”鍵輸入重置的八個(gè)二進(jìn)制密碼，如果電子鎖的使用者確定使用改密碼，就可以按下密碼存儲(chǔ)控制鍵存儲(chǔ)設(shè)置的密碼。下次該鎖的使用者想要開鎖時(shí)按“”輸入密碼控制鍵，然后輸入密碼，可以通過“0”、“1”鍵輸入八個(gè)二進(jìn)制密碼。如果

4、輸入的密碼和上次上鎖時(shí)設(shè)置的密碼相同，就可以打開改密碼鎖，且提示燈紅燈亮；如果輸入密碼和上次設(shè)置的密碼不同，則綠燈亮。用語(yǔ)言進(jìn)行電子鎖的設(shè)置，并進(jìn)行模擬仿真。我的設(shè)計(jì)共用了三個(gè)模塊。第一個(gè)模塊是鍵位控制模塊，控制密碼的設(shè)置、輸入和存儲(chǔ)；該電子鎖具有五個(gè)按鍵，每個(gè)鍵用一個(gè)三位二進(jìn)制碼表示。每個(gè)按鍵對(duì)應(yīng)的二進(jìn)制碼及功能如下表所示：對(duì)應(yīng)二進(jìn)制碼100101110111001鍵位01*#每個(gè)鍵位的功能輸入0鍵輸入1鍵重置密碼控制鍵存儲(chǔ)密碼控制鍵輸入密碼控制鍵第二個(gè)模塊是密碼檢測(cè)模塊，檢測(cè)輸入的密碼是否和預(yù)置的密碼相同；該模塊主要是序列檢測(cè)，利用狀態(tài)機(jī)進(jìn)行進(jìn)行檢測(cè)，狀態(tài)機(jī)6個(gè)狀態(tài)：S0、S1、S2、S3

5、、S4、S5、S6、S7、S8，S0表示接收到data(7),S1表示接收到data(7 downto 6)，S2表示接收到data(7 downto 5)，S3表示接收到data(7 downto 4)，S4表示接收到data(7 downto 3)，S5表示接收到data(7 downto 2)，S6表示接收到data(7 downto 1)，S7表示接收到data(7 downto 0)，S1表示接收到數(shù)據(jù)與data完全相同。與輸入相比較的預(yù)制數(shù)現(xiàn)態(tài)次態(tài)檢測(cè)結(jié)果Data(7)S0S10Data(6)S1S20Data(5)S2S30Data(4)S3S40Data(3)S4S50Data

6、(2)S5S60Data(2)S6S70Data(0)S7S80S81其狀態(tài)轉(zhuǎn)換圖如下所示：第三個(gè)模塊是則是檢測(cè)結(jié)果顯示模塊，用來(lái)顯示密碼檢測(cè)結(jié)果，如果密碼檢測(cè)正確則紅燈亮，如果輸入的密碼錯(cuò)誤則綠燈亮，以示警告。輸入密碼錯(cuò)誤的話，當(dāng)黃燈亮?xí)r還可以從新輸入八位密碼。（2）根據(jù)系統(tǒng)EDA層次化設(shè)計(jì)思路，數(shù)字密碼鎖的是三個(gè)模塊，總體框圖如下圖所示：試驗(yàn)完成后頂層包裝元件：3 程序設(shè)計(jì)（1）設(shè)置密碼、存儲(chǔ)秘密及輸入密碼VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_

7、LOGIC_ARITH.ALL;ENTITY keyscan ISPORT(key:IN STD_LOGIC_VECTOR(2 DOWNTO 0) ;-鍵盤輸入信號(hào) clk:IN STD_LOGIC; -時(shí)鐘信號(hào) out_num,en:OUT STD_LOGIC ; - out_num：串行密碼輸出。en：密碼檢測(cè)使能信號(hào) data:OUT STD_LOGIC_VECTOR(8 DOWNTO 1);-輸出的設(shè)置密碼 END keyscan;ARCHITECTURE keyone OF keyscan IS SIGNAL kone,kzero,kreset,kinput,kstore:STD_L

8、OGIC; SIGNAL data1:STD_LOGIC_VECTOR(8 DOWNTO 1):=00000000;-初始密碼為00000000 SIGNAL n:STD_LOGIC_VECTOR(3 DOWNTO 0); -紅燈控制信號(hào) BEGIN -鍵位譯碼- one: PROCESS(key) BEGIN CASE key IS WHEN 100=kzero=1;konekone=1;kzerokreset=1;kstore=0;kinput=0;kone=0;kzerokstore=1;kreset=0;kinput=0;kzero=0;konekinput=1;kreset=0;ks

9、tore=0;kzero=0;koneNULL; END CASE; END PROCESS one; -執(zhí)行各個(gè)鍵位的功能- two: PROCESS(clk, key) BEGIN IF clkEVENT AND clk=1THEN -密碼重置鍵，就執(zhí)行密碼重置功能- IF kreset=1THEN data1(8 DOWNTO 1)=data1(7 DOWNTO 1)&(NOT kzero AND kone); END IF; -密碼存儲(chǔ)鍵為一，存儲(chǔ)重設(shè)的密碼- IF kstore=1THEN data=data1; END IF; -密碼輸入鍵為一，執(zhí)行密碼串行輸出- IF kinpu

10、t=1THEN out_num=(NOT kzero) AND kone; n0 and n1100 THEN en=1; -en為黃燈控制信號(hào)，輸入密碼錯(cuò)誤時(shí)黃燈亮可以重新輸入密碼。 else enz=0 ; -檢測(cè)密碼最高位 IF xi=data(7) THEN next_state=S1; ELSE next_statez=0; -檢測(cè)密碼次高位 IF xi=data(6) THEN next_state=S2; ELSE next_statez=0; IF xi=data(5) THEN next_state=S3; ELSE next_statez=0; IF xi=data(4)

11、THEN next_state=S4; ELSE next_statez=0; IF xi=data(3) THEN next_state=S5; ELSE next_statez=0; IF xi=data(2) THEN next_state=S6; ELSE next_statez=0; IF xi=data(1) THEN next_state=S7; ELSE next_statez=0; -檢測(cè)密碼最低位 IF xi=data(0) THEN next_state=S8; ELSE next_statez=1; -密碼檢測(cè)完，如果輸入密碼正確輸出1 END CASE;END PRO

12、CESS state_comb; state_clk:PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN IF en=1THEN prensent_stater_light=1;g_light=0;o_lockr_light=0;g_light=1;o_lockr_light=0;g_light=0;o_lock=0; END CASE;END PROCESS;END rgczd ; 頂層設(shè)計(jì)我采用原理圖輸入法，原理圖如下：4 編譯及仿真、MAX+PULS2開發(fā)工具簡(jiǎn)介 Max+puls2開發(fā)工具是美國(guó)ALTERA 公司自行設(shè)計(jì)的一種EDA軟件工具，其全

13、稱為array matrix and programmable logic user systems。MAX+PULS2界面友好，使用便捷，具有原理圖輸入和文本輸入（文本只要支持VHDL和Verilog HDL硬件語(yǔ)言）兩種輸入手段，以及波形和EDIF等格式的文件，并支持這些文件的任意混合設(shè)計(jì)。利用MAX+PULS2自身配備的邏輯綜合，芯片編程等功能，將涉及電路圖或電路描述程序變成基本的邏輯單元寫入可編程芯片中（MAX+PULS2支持所有ALTERA公司的FPGA和CPLD大規(guī)模邏輯器件和APEX20K），做成ASIC芯片。MAX+PULS2支持主流的第三方EDA工具。但是，由于該工具是為可編

14、程芯片設(shè)計(jì)的，因此它不支持系統(tǒng)行為級(jí)的描述和仿真，某些VHDL語(yǔ)言中的語(yǔ)句如WAIT語(yǔ)句等將得不到支持，并且它也不能進(jìn)行模擬電路設(shè)計(jì)，因此MAX+PULS2工具也需要不斷的改進(jìn)和完善。 VHDL程序設(shè)計(jì)通常包括五個(gè)部分，即實(shí)體、結(jié)構(gòu)體、配置、包集合和庫(kù)。實(shí)體和結(jié)構(gòu)體這兩個(gè)部分是必須的，他們可以構(gòu)成最簡(jiǎn)單的VHDL程序。實(shí)體包含了對(duì)設(shè)計(jì)工程的輸入和輸出定義說(shuō)明，而設(shè)計(jì)實(shí)體則包含了實(shí)體和結(jié)構(gòu)體兩個(gè)部分。一個(gè)實(shí)用的VHDL程序可以由多個(gè)設(shè)計(jì)實(shí)體組成，可以將一個(gè)設(shè)計(jì)實(shí)體作為一個(gè)完整的系統(tǒng)直接使用，也可以將它作為其他設(shè)計(jì)實(shí)體的一個(gè)低層次結(jié)構(gòu)，即元件例化，就是用胡斯體來(lái)說(shuō)明一個(gè)具體的器件。包集合存放各類設(shè)

15、計(jì)模塊都可以共享的數(shù)據(jù)類型、常數(shù)和子程序等。配置用于從庫(kù)中選取所需單元來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本。庫(kù)則存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、包集合和配置。VHDL一個(gè)顯著的特點(diǎn)就是，任何一個(gè)完整的設(shè)計(jì)實(shí)體都可以分成內(nèi)外兩個(gè)部分，外面的部分城為可視部分，一般是程序?qū)嶓w，里面的部分則是不可視部分，由功能描述組成。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分，及端口）和內(nèi)部（或稱不可視部

16、分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。而且，應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)有很多優(yōu)點(diǎn)。利用EDA仿真軟件MAX+PULS2進(jìn)行仿真有原理圖輸入法、波形圖輸入法狀態(tài)圖輸入法和VHDL文本輸入法。本次密碼鎖的實(shí)驗(yàn)中，每個(gè)模塊的仿真我用了VHDL文本輸入法，頂層設(shè)計(jì)我用的是原理圖輸入法。原理圖輸入法更形象直觀，但有一定的局限性。原理圖輸入法的步驟如下：1、 為為本項(xiàng)工程設(shè)立建立文件夾，文件夾只能用英文命名，且不能含有空格。2、 輸入設(shè)計(jì)項(xiàng)目原理圖并保存。

17、打開MAX+PULS2后，在菜單欄選擇File/New,選中Graphic/Editer file單選按鈕，單擊OK按鈕即可打開原理圖編輯庫(kù)。選擇File/save可保存。3、 將定成文件設(shè)置成工程文件并進(jìn)行編譯。4、 建立波形仿真圖并進(jìn)行時(shí)序仿真。VHDL文本輸入法的仿步驟如下：1、 同原理圖輸入法一樣，先為為本項(xiàng)工程設(shè)立建立文件夾。2、 文本輸入并保存。打開MAX+PULS2后，在菜單欄選擇File/New,選中Editer file單選按鈕，單擊OK按鈕即可打開原理圖編輯庫(kù)。選擇File/save可保存。3、 將當(dāng)前設(shè)計(jì)設(shè)定為工程文件并編譯排錯(cuò)。4、 建立波形仿真圖并進(jìn)行時(shí)序仿真。各個(gè)模

18、塊的仿真波形圖如下：（1）鍵位控制模塊的波形圖如下：（2）密碼檢測(cè)模塊的波形圖如下：（3）檢測(cè)結(jié)果顯示模塊的波形圖如下：（4）頂層設(shè)計(jì)的仿真波形圖如下：a、預(yù)置密碼，并且第一次輸入密碼錯(cuò)誤。b、不預(yù)置密碼，初始密碼為00000000仿真過程中出現(xiàn)的問題及解決方法：仿真過程中發(fā)現(xiàn)即使是輸入與預(yù)置密碼相同的八位二進(jìn)制密碼，仍然不能輸出開鎖的信號(hào)，綠燈一直是高電平。經(jīng)過分析發(fā)現(xiàn)原來(lái)是使能信號(hào)持續(xù)的時(shí)間太短了，于是我修改過設(shè)計(jì)程序，在第一個(gè)模塊中加入了使能信號(hào)輸出控制信號(hào)n,從而使使能信號(hào)持續(xù)一定的時(shí)間，修改程序后就能到到理想的仿真波形圖了。5 硬件調(diào)試與結(jié)果分析（1）鍵位控制模塊的波形圖的時(shí)序分析如

19、下：由波形仿真圖可以看出：在時(shí)鐘的上升沿如果檢測(cè)到重置密碼鍵“*”按鍵按下（即輸入key為110），即開始進(jìn)行預(yù)置密碼輸入，本實(shí)驗(yàn)采用串行輸入的方法，每個(gè)時(shí)鐘上升沿到來(lái)時(shí)輸入一位二進(jìn)制密碼。由于“0”鍵由二進(jìn)制碼100表示，由于“1”鍵由二進(jìn)制碼101表示，所以有波形圖可以看出預(yù)置的八位二進(jìn)制密碼為“00110001”，密碼輸入完成之后應(yīng)按下密碼存儲(chǔ)鍵“#”鍵（即輸入key為111）進(jìn)行密碼存儲(chǔ)。從波形真圖可以看出“#”鍵按下后，data8.1即八位二進(jìn)制密碼變?yōu)?1（BCD碼），也即密碼被成功的設(shè)置為00110001。（2）密碼檢測(cè)模塊的波形圖的時(shí)序分析如下：由波形仿真圖可以看出：data8

20、.1即八位二進(jìn)制密碼被預(yù)置為00110001時(shí)，在該波形圖中我已經(jīng)把串行輸入的數(shù)據(jù)置為00110001，并且讓en密碼檢測(cè)使能信號(hào)為高電平。在每個(gè)時(shí)鐘上升沿到來(lái)時(shí)檢測(cè)一個(gè)串行輸入碼，從圖中可以看出檢測(cè)到一個(gè)正確輸入的密碼時(shí)狀態(tài)標(biāo)志present_state就轉(zhuǎn)變?yōu)橄乱粋€(gè)狀態(tài)標(biāo)志。當(dāng)狀態(tài)標(biāo)志present_state為S8時(shí)，輸出高電平開鎖信號(hào)。即該模塊能進(jìn)行八位二進(jìn)制密碼檢測(cè)。（3）檢測(cè)結(jié)果顯示模塊的波形圖的時(shí)序分析如下：由波形仿真圖可以看出：當(dāng)開鎖信號(hào)為高電平時(shí)，輸出開鎖信號(hào)開鎖，同時(shí)紅燈亮（即r_light信號(hào)變?yōu)楦唠娖剑?，綠燈滅，當(dāng)開鎖信號(hào)為低電平時(shí)，不輸出開鎖信號(hào)開鎖，同時(shí)紅燈滅，綠燈

21、亮，已示警告。（4）頂層設(shè)計(jì)的仿真波形圖的時(shí)序分析如下：a、預(yù)置密碼，并且第一次輸入密碼錯(cuò)誤在第一個(gè)時(shí)鐘上升沿如果檢測(cè)到重置密碼鍵“*”按鍵按下（即輸入key設(shè)置為110），即從下一個(gè)時(shí)鐘上升沿開始進(jìn)行預(yù)置密碼輸入，由波形圖可以看出我為改密碼鎖預(yù)置的八位二進(jìn)制密碼為0011001。密碼輸入完成之后應(yīng)按下密碼存儲(chǔ)鍵“#”鍵（即輸入key已經(jīng)被我設(shè)置為111）進(jìn)行密碼存儲(chǔ)。然后按下“”后，進(jìn)行密碼輸入并檢測(cè)，該時(shí)序波形圖中，我已經(jīng)把key設(shè)置為44554555，即把串行輸入的密碼設(shè)置為00110111（由于“0”鍵由二進(jìn)制碼100表示，由于“1”鍵由二進(jìn)制碼101表示），與預(yù)置的密碼0011000

22、1不同。此時(shí)從圖中可以看出狀態(tài)標(biāo)志present_state為S5后的下一個(gè)時(shí)鐘上升沿轉(zhuǎn)變?yōu)镾0,即檢測(cè)第五個(gè)密碼之后，檢測(cè)第六個(gè)密碼時(shí)檢測(cè)到輸入的密碼錯(cuò)誤，狀態(tài)標(biāo)志present_state轉(zhuǎn)變?yōu)镾0。綠燈亮，紅燈滅，不產(chǎn)生開鎖信號(hào)。在黃燈亮?xí)r，即yellow信號(hào)為高電平時(shí)再一次輸入待檢測(cè)的八位二進(jìn)制密碼0011001，即把key設(shè)置為44554445，與預(yù)置密碼相同。從仿真波形圖可以看出輸出開鎖信號(hào)，紅燈亮，綠燈滅。即從該波形仿真圖可以看出：改頂層原理圖設(shè)計(jì)的密碼鎖完成了預(yù)置密碼和密碼檢測(cè)的功能，該密碼鎖能夠預(yù)置密碼，且檢測(cè)到輸入密碼錯(cuò)誤時(shí)還能從新輸入密碼再檢測(cè)，檢測(cè)到正確密碼時(shí)輸出開鎖信號(hào)，紅燈亮，綠燈滅；否則不輸出開鎖信號(hào)，紅燈滅，綠燈亮。b、不預(yù)置密碼，初始密碼為00000000由于本密碼的初始密碼為00000000，從波形仿真圖可以看出：當(dāng)按下輸入密碼鍵“”時(shí)，輸入初始密碼00000000后，密碼鎖輸出開鎖信號(hào)，紅燈亮，綠燈滅。心得體會(huì)本次密碼鎖的實(shí)驗(yàn)中，主要利用EDA仿真軟件MAX+PULS2進(jìn)行密碼鎖的設(shè)計(jì)并仿真，實(shí)驗(yàn)共分為三個(gè)模塊：鍵位控制模塊、密碼檢測(cè)模塊和顯示模塊。每個(gè)模塊的設(shè)計(jì)仿真我用了VHDL文本輸入法，頂層設(shè)計(jì)我用的是原理圖輸入法。實(shí)驗(yàn)過程中我也遇到了一些問題。如前面提到的仿真過程中發(fā)現(xiàn)即