EDA實驗報告 觸發(fā)器及應用及移位寄存器

1、eda實驗報告 觸發(fā)器及應用及移位寄存器 試驗目的：1.觸發(fā)器的工作原理。2.基本時序電路的vhdl代碼編寫。3.按鍵消抖電路應用。4.定制lpm原件。5.vhdl語言中元件例化的使用。6.移位寄存器的工作原理及應用。試驗要求：1.運用lpm原件定制dff觸發(fā)器,并調用lpm 定制的dff觸發(fā)器,用vhdl語言的元件例化實現(xiàn)消抖電路并了解其工作原理。 eda試驗報告 試驗目的： 1.觸發(fā)器的工作原理。 2.基本時序電路的vhdl代碼編寫。 3.按鍵消抖電路應用。 4.定制lpm原件。 5.vhdl語言中元件例化的使用。 6.移位寄存器的工作原理及應用。 試驗要求： 1.運用lpm原件定制dff

2、觸發(fā)器，并調用lpm 定制的dff觸發(fā)器，用vhdl語言的元件例化實現(xiàn)消抖電路并了解其工作原理。 2. 移位寄存器是用來寄存二進制數(shù)字信息且能進行信息移位的時序規(guī)律電路。依據(jù)移位寄存器存取信息的方式不同可分為串入串出、串入并出、并入串出、并入并出4種形式，并通過數(shù)碼管顯示出來。 試驗原理： 1.消抖電路 由于一般的脈沖按鍵與電平按鍵采納機械開關結構，其核心部件為彈性金屬簧片。按鍵信號在開關撥片與觸點接觸后經多次彈跳才會穩(wěn)定。本試驗采納消抖電路消退抖動以獲得一個穩(wěn)定的電平信號。 2.移位寄存器 移位寄存器具有左移、右移、并行輸入數(shù)據(jù)、保持及異步清零5種功能。其中a、b、c、d為并行輸入端，qa、

3、qb、qc、qd為并行輸出端；srsi為右移串行輸入端，slsi為左移串行輸入端；s1、s0為模式掌握端；clrn為異步清零端；clk為時鐘脈沖輸入端。 試驗詳細步驟： 1.消抖電路 (1).用lpm定制dff 1.設置lpm_ff選擇installed plug-insstoragelpm_ff項； 2.設置輸入data為1位，clock為時鐘信號，類型為d型； 3.添加異步清零和異步置1； 其vhdl語言為： library ieee; use ieee.std_logic_1164.all; library lpm; use lpm.all; entity mydff is port (

4、 試驗目的：1.觸發(fā)器的工作原理。2.基本時序電路的vhdl代碼編寫。3.按鍵消抖電路應用。4.定制lpm原件。5.vhdl語言中元件例化的使用。6.移位寄存器的工作原理及應用。試驗要求：1.運用lpm原件定制dff觸發(fā)器,并調用lpm 定制的dff觸發(fā)器,用vhdl語言的元件例化實現(xiàn)消抖電路并了解其工作原理。 clock : in std_logic ; data q ); end mydff; : in std_logic ; : out std_logic architecture syn of mydff is signal sub_wire0 signal sub_wire1 sig

5、nal sub_wire2 signal sub_wire3 component lpm_ff generic ( ); lpm_fftype lpm_type lpm_width : string; : string; : natural : std_logic_vector (0 downto 0); : std_logic ; : std_logic ; : std_logic_vector (0 downto 0); port ( clock : in std_logic ; q : out std_logic_vector (0 downto 0); ); data : in std

6、_logic_vector (0 downto 0) end component; begin sub_wire1 = sub_wire0(0); q = sub_wire1; sub_wire2 = data; sub_wire3(0) = sub_wire2; lpm_ff_component : lpm_ff generic map ( ) lpm_fftype = dff, lpm_type = lpm_ff, lpm_width = 1 port map ( clock = clock, ); data = sub_wire3, q = sub_wire0 end syn; (2).

7、vhdl結構式描述頂層 -top level entity xiaodou library ieee; use ieee.std_logic_1164.all; 試驗目的：1.觸發(fā)器的工作原理。2.基本時序電路的vhdl代碼編寫。3.按鍵消抖電路應用。4.定制lpm原件。5.vhdl語言中元件例化的使用。6.移位寄存器的工作原理及應用。試驗要求：1.運用lpm原件定制dff觸發(fā)器,并調用lpm 定制的dff觸發(fā)器,用vhdl語言的元件例化實現(xiàn)消抖電路并了解其工作原理。 entity xiaodou is port( d_in,clk:in std_logic; clk_out:out std_

8、logic); end xiaodou; architecture xiaodou_arch of xiaodou is component mydff is -元件例化 port ( ); clock data q : in std_logic ; : in std_logic ; : out std_logic end component; signal x,y:std_logic; begin dff1:mydff port map(clock=clk,data=d_in,q=x); dff2:mydff port map(clk,x,y); clk_out=x and (not y);

9、 end xiaodou_arch; (3).功能仿真波形： 2.移位寄存器 (1).74194功能驗證電路 (2).74194功能仿真結果 試驗目的：1.觸發(fā)器的工作原理。2.基本時序電路的vhdl代碼編寫。3.按鍵消抖電路應用。4.定制lpm原件。5.vhdl語言中元件例化的使用。6.移位寄存器的工作原理及應用。試驗要求：1.運用lpm原件定制dff觸發(fā)器,并調用lpm 定制的dff觸發(fā)器,用vhdl語言的元件例化實現(xiàn)消抖電路并了解其工作原理。 仿真分析： clrn=1，clk上升時，s為11，移位寄存器并行置數(shù)，此時abcd=1010，q_abcd=1010； clrn=0，移位寄存器進

10、行清零，此時有q_abcd=0000； clrn=1，clk上升時，s為01，sl_sr為01，移位寄存器串行右移補1，輸出q_abcd=1000； clrn=1，clk上升時，s為01，sl_sr為10，移位寄存器串行右移補0，輸出q_abcd=0100； clrn=1，clk上升時，s為10，sl_sr為10，移位寄存器串行左移補1，輸出q_abcd=1001； clrn=1，clk上升時，s為10，sl_sr為01，移位寄存器串行左移補0，輸出q_abcd=0010。 結論：輸出結果與74194的真值表相符，得仿真驗證正確。 思索題 1.vhdl元件例化語句作用是什么？如何調用標準的jk

11、ff(tff)元件？ 答：元件例化是用于結構式描述方式時調用庫元件或底層實體。元件例化是系統(tǒng)層次化設計的一種重要途徑。 元件例化語句由元件聲明語句和元件描述語句兩部分構成。 格式：component 元件名 generic 參數(shù)說明； port 端口說明； end component； 標號：元件名 port map(端口名=信號名，.) 2.vhdl語言中邊沿觸發(fā)的signal如何描述？vhdl描述時序電路是signal的作用是什么？ 答：上升沿：clk=1 ； 下降沿：clk=0 在時序電路中signal作為中間信號，起連線內部電路的作用。 3.lpm_ff定制時clear、load、se

12、t輸入有哪兩類？ 答：clear、load、set有synchronous inputs和asynchronous inputs兩類，s類為同步清零操作，a類為異步清零操作。 4.簡潔說明移位寄存器的概念及應用狀況？ 答：移位寄存器是用來寄存二進制數(shù)字信息且能進行信息移位的時序規(guī)律電路。依據(jù)移位寄存器存取信息的方式不同可分為串入串出、串入并出、并入串出、并入并出4種形式，并通過數(shù)碼管顯示出來。移位寄存器可構成計數(shù)器、挨次脈沖發(fā)生器、串行累加器、串并轉換。 5.仿真常規(guī)步驟是什么？有什么留意事項？ 答： 1、參數(shù)設置：grid size 和 endtime。 2、添加節(jié)點或總線后的信號整合與位置安排。留意事項：激勵輸入信號與待分析輸出信號 試驗目的：1.觸發(fā)器的工作原理。2.基本時序電路的vhdl代碼編寫。3.按鍵消抖電路應用。4.定制lpm原件。5.vhdl語言中元件例化的使用。6.移位寄存器的工作原理及應用。試驗要求：1.運用lpm原件定制dff觸發(fā)器,并調用lpm 定制的dff觸發(fā)器,用vhdl語言的元件例化實現(xiàn)消抖電路并了解其工作原理。 上下放置，界限分明；時鐘信號置頂，其他信號根據(jù)“異步掌握同步掌握數(shù)據(jù)輸入”挨次想下放置； 3、激勵輸入及分段仿真。留意事項：