FIR低通濾波器設(shè)計(jì)報(bào)告

1、FIR低通濾波器設(shè)計(jì)報(bào)告信息工程 信息與通信工程 2111203024 xxx1. 設(shè)計(jì)內(nèi)容本設(shè)計(jì)是基于FPGA的一個(gè)FIR低通濾波器設(shè)計(jì)，要求使用Verilog語言編寫濾波器模塊，通過編譯和綜合，并通過Matlab和modelsim聯(lián)合仿真驗(yàn)證設(shè)計(jì)結(jié)果。2. 設(shè)計(jì)原理FIR濾波器響應(yīng)（簡稱FIR）系統(tǒng)的單位脈沖響應(yīng)為有限長序列，系統(tǒng)函數(shù) 在有限z平面上不存在極點(diǎn)，其運(yùn)算結(jié)構(gòu)中不存在反饋支路，即沒有環(huán)路。如果的長度為N，則它的系統(tǒng)函數(shù)和差分方程一般具有如下形式：根據(jù)差分方程直接畫出FIR濾波器的結(jié)構(gòu)，稱為直接型結(jié)構(gòu)。如圖所示：圖2.1 FIR濾波器直接結(jié)構(gòu)FIR濾波器的特點(diǎn)：單位脈沖響應(yīng)序列為

2、有限個(gè)；可快速實(shí)現(xiàn)；可得到線性相位；濾波器階數(shù)較高。對線性時(shí)不變系統(tǒng)保持線性相位的條件是：單位脈沖響應(yīng)為偶對稱或奇對稱。即：為設(shè)計(jì)線性濾波器，應(yīng)保證h(n)為對稱的。1）若N為偶數(shù)，其線性相位FIR濾波器的對稱結(jié)構(gòu)流圖：圖2.2 若N為偶數(shù)線性相位FIR濾波器的對稱結(jié)構(gòu)流圖圖中：“ +1 ” 對應(yīng)偶對稱情況，“ -1 ” 對應(yīng)奇對稱情況。當(dāng)n為奇數(shù)時(shí)，最后一個(gè)支路斷開。2）若N為奇數(shù)，其線性相位FIR濾波器的對稱結(jié)構(gòu)流圖：圖2.3 N為奇數(shù)線性相位FIR濾波器的對稱結(jié)構(gòu)流圖在本設(shè)計(jì)中，我們采用線性FIR低通濾波器，所采用的階數(shù)N=8，所以是偶對稱的，估采取圖2.2的結(jié)構(gòu)，其中“±1“

3、取“1”。3. 設(shè)計(jì)思路要在FPGA上實(shí)現(xiàn)FIR濾波器，首先要確定濾波器的抽頭系數(shù)。其系數(shù)的確定，我們可以通過兩種辦法來實(shí)現(xiàn)：第一種就是通過matlab編寫FIR濾波器程序，然后直接導(dǎo)出抽頭系數(shù)“h（n）”，另外一種辦法就是使用matlab自帶的FDATOOL簡便地設(shè)計(jì)一個(gè)FIR濾波器，然后導(dǎo)出系數(shù)?？紤]到要更直觀地描述FIR濾波器的設(shè)計(jì)，我采用了第一種方法，用編寫matlab代碼的方式設(shè)計(jì)一個(gè)FIR低通濾波器。設(shè)計(jì)好濾波器后，接著要用matlab產(chǎn)生一個(gè)高頻率和低頻率的信號，通過濾波器的濾波，能把高頻的信號濾除，只剩下低頻的信號，從而驗(yàn)證濾波器的性能。然后再把產(chǎn)生的輸入信號進(jìn)行采樣，保存，量

4、化，以供FPGA的FIR濾波器模塊使用。做好準(zhǔn)備工作后，就可以在QUARTUSII里面編寫Verilog代碼了。由于是硬件描述語言，所以設(shè)計(jì)的思路很簡單，就是通過把輸入序列移位，然后首位對稱相加再乘以抽頭系數(shù)，然后把相乘結(jié)果再相加最后給輸出。其中涉及的難點(diǎn)是FPGA對有符號小數(shù)的乘法處理部分。在QUARTUSII編寫好模塊之后，就要用到modelsim來對設(shè)計(jì)進(jìn)行仿真。對于仿真信號的輸入，我們可以添加一個(gè)altera的romIP核來存放之前matlab產(chǎn)生的信號采樣值，然后通過時(shí)鐘的驅(qū)動一個(gè)一個(gè)輸入到FIR濾波器模塊，最后在modelsim中顯示濾波器的輸出結(jié)果。驗(yàn)證的最后一步，就是要把mod

5、elsim輸出的仿真結(jié)果用matlab進(jìn)行繪圖，和之前matlab程序的輸出結(jié)果進(jìn)行比較，從而驗(yàn)證濾波器的設(shè)計(jì)是否成功。4. 設(shè)計(jì)過程1） 使用matlab設(shè)計(jì)FIR濾波器用matlab設(shè)計(jì)線性FIR濾波器，首先要確定其指標(biāo)，在本設(shè)計(jì)里，我們規(guī)定濾波器的指標(biāo)如下：階數(shù)N=8，抽樣頻率fs=100Hz，截止頻率為12.5Hz用窗函數(shù)設(shè)計(jì)FIR濾波器，窗函數(shù)選擇漢明窗。根據(jù)此可以編得matlab代碼如下：可以求得濾波器抽頭系數(shù)h（n）為：h =0.0028 0.0298 0.1259 0.2325 0.2325 0.1259 0.0298 0.0028由于FPGA不支持浮點(diǎn)數(shù)的運(yùn)算，所以我們采用定

6、點(diǎn)數(shù)的格式來量化抽頭系數(shù)。對于16位的輸入數(shù)據(jù)，我們這里采用Q11的定點(diǎn)小數(shù)格式，即11位小數(shù)位，4位整數(shù)位，1位符號位。將抽頭系數(shù)乘以211可得：b = 5 60 257 476 476 257 60 5這樣我們就得到了8階FIR濾波器的量化系數(shù)了。確定好FIR濾波器的系數(shù)了，我們還需要用matlab產(chǎn)生仿真用的輸入信號，在這里，我們采用了以下兩組信號：X1=0.01*sin(2*pi.*t)+0.01*sin(2*pi*40.*t)，f1=0.02，f2=0.8（截止頻率為0.25）X2=0.01*sin(2*pi.*t)+0.01*sin(2*pi*4.*t)，f1=0.02，f2=0.

7、08（截止頻率為0.25）然后用這兩組結(jié)果分別與濾波器系數(shù)進(jìn)行卷積運(yùn)算，可以得到濾波器后的結(jié)果，如下圖所示：圖4.1 當(dāng)輸入信號為x1時(shí)，濾波器的輸入波形以及輸出波形示意圖圖4.2 當(dāng)輸入信號為x2時(shí)，濾波器的輸入波形以及輸出波形示意圖通過簡單分析上述兩圖的結(jié)果，可以看出，當(dāng)輸入信號的頻率大于0.25時(shí)，信號得到很好的濾除，而當(dāng)輸入信號少于0.25時(shí)，其信號會無失真地通過濾波器。接下來，我們就先把這兩種信號的采樣值進(jìn)行移位量化處理，然后保存到txt文件，供后續(xù)仿真使用，具體matlab代碼如下：圖4.3 matlba程序?qū)1波形進(jìn)行采樣，量化，然后保存到txt文件2） 用Verilog編寫濾

8、波器模塊由于Verilog是一種行為描述語言，所以用來描述FIR的結(jié)構(gòu)是很方便的，其關(guān)鍵程序就是有符號小數(shù)的乘法處理模塊。為了方便后續(xù)的仿真，整一個(gè)FIR濾波器程序可以分為三個(gè)部分：用來存放輸入數(shù)據(jù)的rom模塊，F(xiàn)IR濾波器主程序以及有符號小數(shù)的乘法模塊。（1）Rom模塊：Rom模塊使用QUARTUSII的IP核直接調(diào)用，然后把matlab采樣的數(shù)據(jù)，直接保存到mif或hex文件，供rom調(diào)用。在本設(shè)計(jì)，一開始我們也是保存在mif文件中，但發(fā)現(xiàn)modelsim不支持mif文件的仿真，所以我們改為保存在hex文件中。圖4.3 hex文件存放的數(shù)據(jù)，節(jié)選（2）FIR濾波器主程序：其主程序的變量定義

9、如下：其中輸入數(shù)據(jù)和濾波器的抽頭系數(shù)，都是16位，由于輸入序列最大值不超過40，所以相加結(jié)果仍然是16位。相乘的結(jié)果用32位表示。為了防止相乘再相加后數(shù)據(jù)的溢出，我們在這里把存放相乘再相加的結(jié)果擴(kuò)大了2位，用到34位，然后最后的輸出，在原來的基礎(chǔ)上再擴(kuò)大1位，35位的輸出。在最后的輸出中，可以把低位去掉，只保留若干高位，但這里只需要仿真出結(jié)果便可，所以沒有進(jìn)行截?cái)嗵幚?，然而在?shí)際工程中，由于數(shù)位的限制，還是要注意這點(diǎn)。FIR主程序就是描述圖2.2的FIR濾波器結(jié)構(gòu)，其行為描述，具體可以用以下代碼實(shí)現(xiàn)：其中x1x8通過前一個(gè)值對后一個(gè)值的賦值，可以實(shí)現(xiàn)移位操作；而s1s4是用來存放首位對稱相加的

10、結(jié)果；然后y1y4是乘法輸出的結(jié)果，通過out1與out2的相加，最后輸出到結(jié)果out。其中乘法的運(yùn)算，我們調(diào)用4次乘法模塊（因?yàn)榫€性FIR濾波器是對稱結(jié)構(gòu)，所以可以只進(jìn)行8/2=4次的乘法運(yùn)算。（3）乘法模塊對于有符號的小數(shù)運(yùn)算，在FPGA里面，其實(shí)是和有符號整數(shù)的運(yùn)算是一樣的。只是定點(diǎn)數(shù)的小數(shù)點(diǎn)的位置，我們需要牢記，在最后輸出結(jié)果的時(shí)候，要適當(dāng)?shù)倪M(jìn)行移位。由于負(fù)數(shù)在Verilog中是以補(bǔ)碼形式保存的，所以在輸入16位有符號數(shù)的時(shí)候，在進(jìn)行相乘之前，要把負(fù)數(shù)變?yōu)樵a再相乘，而正數(shù)的補(bǔ)碼就是其本身，所以不用轉(zhuǎn)換。然后把符號位提出來，進(jìn)行異或運(yùn)算，得到輸出的符號位，再把有效數(shù)位的原碼進(jìn)行相乘，最

11、后得到1位符號位和30位相乘結(jié)果。為了補(bǔ)全32位，可以在最低位加上一個(gè)無關(guān)位0。最終輸出如果是負(fù)數(shù)，還需要把它變成補(bǔ)碼的形式輸出。至此，一個(gè)有符號的小數(shù)乘法運(yùn)算就完成了。根據(jù)以上思路，我們可以寫出出乘法模塊的代碼：3） 綜合設(shè)計(jì)模塊為了把rom模塊和FIR主程序連接起來，我們需要編寫一個(gè)頂層文件。5. 分析驗(yàn)證設(shè)計(jì)好以上模塊后，可以進(jìn)行編譯綜合了。最后的編譯綜合結(jié)果如下圖所示：圖5.1 編譯結(jié)果從上圖可以看出，最后編譯成功，程序設(shè)計(jì)沒有語法錯(cuò)誤。但具體要測試其工作是否正常，我們接下來，就需要用到modelsim對其進(jìn)行仿真。首先我們看看其RTL視圖：圖5.2 FIR濾波器RTL視圖從上圖的結(jié)構(gòu)

12、可以看出，我們要寫testbench文件，就需要三個(gè)輸入，一個(gè)輸出。其中一個(gè)輸入是時(shí)鐘，一個(gè)復(fù)位信號，還有隨時(shí)鐘變化的地址輸入和最后的輸出。根據(jù)此可以寫出測試文件：由于最后輸出的數(shù)是補(bǔ)碼，為了能在modelsim的下方報(bào)告欄能顯示出正常的十進(jìn)制負(fù)數(shù)，我們定義了一個(gè)有符號寄存器out1，然后通過$display命令把結(jié)果按照時(shí)鐘一個(gè)個(gè)輸出到報(bào)告欄里。仿真得到的波形和結(jié)果如下圖所示：圖5.3 modelsim仿真波形圖5.4 modelsim輸出結(jié)果顯示最后把報(bào)告欄里顯示的結(jié)果，復(fù)制一部分到txt文件里，然后供matlab繪圖用。圖5.5 把modelsim輸出結(jié)果保存到txt中最后執(zhí)行以下代碼，

13、畫出FIR濾波器輸出的仿真波形：由于我們沒有對輸出的35位數(shù)據(jù)進(jìn)行截?cái)嗵幚?，所以在最后的輸出結(jié)果，我們要處以223。這是因?yàn)閮蓚€(gè)Q11的小數(shù)相乘，其小數(shù)位擴(kuò)大了11位，變成了22位；然后加上1位的無關(guān)位，所以最后輸出要處以2的23次方。最后得出濾波器仿真的波形和matlab產(chǎn)生的結(jié)果進(jìn)行比較：圖5.6 當(dāng)輸入信號為x1時(shí)，modelsim輸出的波形和matlab仿真的波形比較圖5.7當(dāng)輸入信號為x2時(shí)，modelsim輸出的波形和matlab仿真的波形比較由于輸出結(jié)果是隨機(jī)選取，所以相位上會有偏差。但可以看得出，modelsim的輸出波形是和matlab的輸出波形一致的，可以確定濾波器正常工作

14、，達(dá)到了預(yù)期的效果。6. 設(shè)計(jì)總結(jié)通過本次FIR低通濾波器的設(shè)計(jì)，我對Verilog這門語言有了更深入的理解和認(rèn)識，掌握了FPGA對有符號小數(shù)乘法的處理技巧。另外通過對設(shè)計(jì)進(jìn)行modelsim和matlab的聯(lián)合仿真，使我對這兩個(gè)工具的操作水平有了進(jìn)一步的提高。剛開始做這個(gè)設(shè)計(jì)的時(shí)候，下了很多的源代碼，參考了人家不少的程序，發(fā)現(xiàn)其設(shè)計(jì)的方法都不一樣，但是這些程序都沒有涉及到有符號小數(shù)的乘法處理問題。所以我決定參照別人的程序?qū)懸粋€(gè)有符號小數(shù)的乘法運(yùn)算模塊應(yīng)用到FIR濾波器中，取得了很好的效果。在使用modelsim對設(shè)計(jì)進(jìn)行仿真的時(shí)候，由于這個(gè)設(shè)計(jì)使用了altera的romIP核，所以在編譯和仿

15、真的時(shí)候遇到了很多的問題。首先要仿真IP核，要添加220model.v和altera_mf.v這兩個(gè)文件到modelsim的project里面，然后還要下載一個(gè)“conver_hex2ver.dll”的控件，到modelsim的win32aloem文件夾里，再在modelsim.ini中的List of dynamic下面添加上：“Veriuser = C:altera10.0modelsim_asewin32aloemconvert_hex2ver.dll”這一行，才能夠讓rom正常讀出hex文件的內(nèi)容，從而實(shí)現(xiàn)對系統(tǒng)的正常仿真。雖然過程很曲折，但收獲很大，這是我首次對這樣一個(gè)完整的模塊進(jìn)行仿真，能解決這些問題，為今后的設(shè)計(jì)和應(yīng)用積累了大量的經(jīng)驗(yàn)。通過分析這次設(shè)計(jì)，其實(shí)也存在不足的地方。在FIR系統(tǒng)模塊里，其實(shí)我可