EDA技術(shù)及應(yīng)用

1、山東建筑大學(xué)實(shí)驗(yàn)報(bào)告學(xué)院: 信息與電氣工程學(xué)院 班級:電信102 姓名: 于曉諭 學(xué)號:2010081269課程：EDA技術(shù)及應(yīng)用 實(shí)驗(yàn)日期: 2012 年 11 月12 日 成績:實(shí)驗(yàn)一 全加器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)MAX+plus工具軟件的基本功能和使用方法。2、學(xué)習(xí)使用原理圖輸入法設(shè)計(jì)全加器，掌握原理圖輸入法的操作步驟。3、初步掌握設(shè)計(jì)電路原理圖的編輯、編譯、仿真等操作方法二、實(shí)驗(yàn)設(shè)備 1、PC機(jī) 2、MAX+plus II 軟件三、實(shí)驗(yàn)內(nèi)容以Altera公司的MAX+plus II為工具軟件，采用原理圖輸入法設(shè)計(jì)全加器h_adder，生成元件符號，并仿真驗(yàn)證設(shè)計(jì)結(jié)果。四、實(shí)驗(yàn)步驟1、

2、元件選擇在MAX+plus II工具軟件的元件庫中已經(jīng)有與門、或門、與非門和異或門等元件，在設(shè)計(jì)中可直接調(diào)用這些元件，實(shí)現(xiàn)電路設(shè)計(jì)。圖1 半加器原理圖在元件選擇對話框的符號庫“Symbol Libraries”欄目中，用鼠標(biāo)雙擊基本元件庫文件夾后，在符號文件“Symbol Files”欄目中列出了該庫的基本元件的元件名，例如and2(二輸入端山東建筑大學(xué)實(shí)驗(yàn)報(bào)告學(xué)院: 信息與電氣工程學(xué)院 班級:電信102 姓名: 于曉諭 學(xué)號:2010081269課程：EDA技術(shù)及應(yīng)用 實(shí)驗(yàn)日期: 2012 年 11 月12 日 成績:的與門)、xor(異或門)、VCC(電源)、input(輸入)和outpu

3、t(輸出)等。在元件選擇對話框的符號名“Symbol Name”欄目內(nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號。2、編輯半加器的原理圖半加器邏輯電路圖如圖1所示，它由1個(gè)異或門和1個(gè)與門構(gòu)成，a、b是輸入端，SO是和輸出端，CO是向高位的進(jìn)位輸出端。在元件選擇對話框的符號名“Symbol Name”欄目內(nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號。用上述同樣的方法也可以得到與門及輸入端和輸出端的元件符號。用鼠標(biāo)雙擊輸入或輸出元件中原來的名稱，使其變黑后就可以

4、進(jìn)行名稱修改，用這種方法把兩個(gè)輸入端的名稱分別更改為“a”和“b”，把兩個(gè)輸出端的名稱分別更改為“SO"和“CO"，然后按照圖1所示的半加器邏輯電路的連接方式，用鼠標(biāo)將相應(yīng)的輸入端和輸出端及電路內(nèi)部連線連接好，并以“h_addergdf”(注意后綴是gdf)為文件名，存在自己建立的工程目錄d:rnyedarnygdf內(nèi)。進(jìn)行存盤操作時(shí)，系統(tǒng)在彈出的存盤操作對話框中，自動保留了上一次存盤時(shí)的文件名和文件目錄，操作者不要隨意單擊“OK”按鈕結(jié)束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是上機(jī)實(shí)驗(yàn)時(shí)最容易忽略和出錯(cuò)的地方。 3、編譯設(shè)計(jì)圖形文

5、件設(shè)計(jì)好的圖形文件一定要通過MAX+plus II的編譯。在MAX+plus II集成環(huán)境下，執(zhí)行“MAX+plus"菜單下的“Compiler"命令，在彈出的編譯對話框中單擊“Start"按鈕，即可對h_addergdf文件進(jìn)行編譯。 在編譯中，MAX+plus II自動完成編譯網(wǎng)表提取(Compiler Netlist Extractor)、數(shù)據(jù)庫建立(Database Builder)、邏輯綜合(Logic Synthesizer)、邏輯分割(Partitioner)、適配(Fitter)、延時(shí)網(wǎng)表提取(Timing SNF Extractor)和編程文件匯

6、編(Assembler)等操作，并檢查設(shè)計(jì)文件是否正確。存在錯(cuò)誤的設(shè)計(jì)文件是不能將編譯過程進(jìn)行到底的，此時(shí)計(jì)算機(jī)會中斷編譯，并在編譯(Compiler)對話框中指出錯(cuò)誤類型和個(gè)數(shù)。山東建筑大學(xué)實(shí)驗(yàn)報(bào)告學(xué)院: 信息與電氣工程學(xué)院 班級:電信102 姓名: 于曉諭 學(xué)號:2010081269課程：EDA技術(shù)及應(yīng)用 實(shí)驗(yàn)日期: 2012 年 11 月12 日 成績:4、生成元件符號 在MAX+plus II集成環(huán)境下，執(zhí)行“File”菜單下的“Create Default Symbol”命令，將通過編譯的GDF文件生成一個(gè)元件符號，并保存在工程目錄中。5、全加器元件利用前面生成的半加器元件符號繪制全

7、加器原理圖。圖2 全加器原理圖6、全加器編譯 如同上述半加器編譯，對全加器原理圖進(jìn)行保存，保存在f_adder文件夾下并進(jìn)行編譯處理。7、功能仿真 編譯完成后的，在此工程下新建仿真文件，對編譯成功后的文件進(jìn)行仿真。五、 實(shí)驗(yàn)結(jié)果1、 編譯后的原理圖。山東建筑大學(xué)實(shí)驗(yàn)報(bào)告學(xué)院: 信息與電氣工程學(xué)院 班級:電信102 姓名: 于曉諭 學(xué)號:2010081269課程：EDA技術(shù)及應(yīng)用 實(shí)驗(yàn)日期: 2012 年 11 月12 日 成績:2、仿真波形圖。3、實(shí)驗(yàn)結(jié)果分析試驗(yàn)后發(fā)現(xiàn)數(shù)據(jù)不是很準(zhǔn)確，經(jīng)檢查發(fā)現(xiàn)，sum和cout端設(shè)置反了，將其對調(diào)后，仿真結(jié)果符合理論標(biāo)準(zhǔn)。山東建筑大學(xué)實(shí)驗(yàn)報(bào)告學(xué)院: 信息與電

8、氣工程學(xué)院 班級:電信102 姓名: 于曉諭 學(xué)號:2010081269課程：EDA技術(shù)及應(yīng)用 實(shí)驗(yàn)日期: 2012 年 11 月16日 成績:實(shí)驗(yàn)二 JK觸發(fā)器一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)MAX+plus工具軟件的基本功能和使用方法。2、學(xué)習(xí)使用Verilog HDL設(shè)計(jì)JK觸發(fā)器，掌握其操作步驟。3、初步掌握設(shè)計(jì)程序的編輯、編譯、仿真等操作方法。二、實(shí)驗(yàn)設(shè)備 1、PC機(jī) 2、MAX+plus II 軟件三、實(shí)驗(yàn)內(nèi)容以Altera公司的MAX+plus II為工具軟件，采用Verilog HDL描述JK，編寫程序代碼，編譯并仿真驗(yàn)證設(shè)計(jì)結(jié)果。四、實(shí)驗(yàn)步驟1、J、K是數(shù)據(jù)輸入端，CLR是復(fù)位控制輸入端

9、，當(dāng)CLR=0時(shí)，觸發(fā)器的狀態(tài)被置為0態(tài)；CLK是時(shí)鐘輸入端；Q和QN是觸發(fā)器的兩個(gè)互補(bǔ)輸出端。2、創(chuàng)建名為jk的工程，新建Verilog HDL File的文件，編寫程序代碼module yxy(j,k,clr,clk,q,qn); input j,k,clr,clk; output q,qn; reg q,qn;always (negedge clr or negedge clk) begin if(clr) begin q=0; qn=1; end else case(j,k) 'b00: begin q=q; qn=qn; end 'b01: begin q=0; qn

10、=1; end山東建筑大學(xué)實(shí)驗(yàn)報(bào)告學(xué)院: 信息與電氣工程學(xué)院 班級:電信102 姓名: 于曉諭 學(xué)號:2010081269課程：EDA技術(shù)及應(yīng)用 實(shí)驗(yàn)日期: 2012 年 11 月16日 成績: 'b10: begin q=1; qn=0; end 'b11: begin q=q; qn=qn; end default: begin q=0; qn=1; end endcase endendmodule3、 對上述程序進(jìn)行編譯處理，對編譯成功后的文件進(jìn)行仿真，觀察仿真數(shù)據(jù)，測試仿真結(jié)果。五、實(shí)驗(yàn)結(jié)果1、仿真波形圖2、實(shí)驗(yàn)結(jié)果分析 隨著JK的不同變化，q、qn要么保持原值，要么與

11、J、K相同，要么取反。山東建筑大學(xué)實(shí)驗(yàn)報(bào)告學(xué)院: 信息與電氣工程學(xué)院 班級:電信102 姓名: 于曉諭 學(xué)號:2010081269課程：EDA技術(shù)及應(yīng)用 實(shí)驗(yàn)日期: 2012 年 11 月19日 成績:實(shí)驗(yàn)三 四位二進(jìn)制加法計(jì)數(shù)器一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)MAX+plus工具軟件的基本功能和使用方法。2、學(xué)習(xí)使用Verilog HDL設(shè)計(jì)JK觸發(fā)器，掌握其操作步驟。3、初步掌握設(shè)計(jì)程序的編輯、編譯、仿真等操作方法。二、實(shí)驗(yàn)設(shè)備 1、PC機(jī) 2、MAX+plus II 軟件三、實(shí)驗(yàn)內(nèi)容以Altera公司的MAX+plus II為工具軟件，采用Verilog HDL描述同步4位二進(jìn)制計(jì)數(shù)器，編寫程序代碼

12、，編譯并仿真驗(yàn)證設(shè)計(jì)結(jié)果。四、實(shí)驗(yàn)步驟 1、時(shí)鐘信號clk，置數(shù)端load，清零端clr，使能端en，預(yù)置數(shù)數(shù)據(jù)端d3:0;輸出信號：計(jì)數(shù)輸出端q3:0;輸出信號：計(jì)數(shù)輸出端q3:0,進(jìn)位信號co。 2、創(chuàng)建名為cnt4_2的工程，編寫程序代碼如下module cnt4_2(co,q,clk,load,clr,en,d);input clk,load,clr,en;input3:0 d;output co;output3:0 q;reg3:0 q;reg co;always(posedge clk or posedge clr) if(clr) begin q=0;end山東建筑大學(xué)實(shí)驗(yàn)報(bào)告學(xué)

13、院: 信息與電氣工程學(xué)院 班級:電信102 姓名: 于曉諭 學(xué)號:2010081269課程：EDA技術(shù)及應(yīng)用 實(shí)驗(yàn)日期: 2012 年 11 月16日 成績: else begin: if(load) begin q=d; end else if(en) begin q=q+1; if(q='b1111) begin co=1; end else begin co=0; end end else begin q=q; end endendmodule2、編譯成功后，新建仿真文件，對其進(jìn)行仿真，實(shí)現(xiàn)計(jì)數(shù)器的功能五、實(shí)驗(yàn)結(jié)果1、仿真波形圖山東建筑大學(xué)實(shí)驗(yàn)報(bào)告學(xué)院: 信息與電氣工程學(xué)院 班級:電信102 姓名: 于曉諭 學(xué)號:2010081269課程：ED