通過DFM實現(xiàn)設(shè)計技術(shù)與工藝節(jié)點的對等演進

1、通過DFM實現(xiàn)設(shè)計技術(shù)與工藝節(jié)點的“對等演進”隨著半導(dǎo)體行業(yè)向45nm及更精微節(jié)點邁進，制造技術(shù)面臨著來自間距、遷移率、變異、漏電流和可靠性等多方面越來越大的挑戰(zhàn)。為使半導(dǎo)體線路圖能繼續(xù)以具成本效益的方式前行，設(shè)計技術(shù)為提供“對等演進(equivalent scaling)”正承受巨大壓力。 設(shè)計技術(shù)確實也在提供“對等演進”。傳統(tǒng)上，“經(jīng)典”的演進/微縮指的是隨著每次工藝節(jié)點的進步，物理尺寸都相應(yīng)縮小，但并沒對所用的基礎(chǔ)材料作任何改變?？匆豢窗雽?dǎo)體國際技術(shù)路線圖(ITRS)就可發(fā)現(xiàn)，這種類型的縮放在180nm“碰了壁”對所要求的技術(shù)沒有現(xiàn)成的解決方案。 當傳統(tǒng)微縮無能為力時，摩爾定律揭示的性能

2、、密度和成本的運行軌跡借助對等演進繼續(xù)著，也就是在不要求工藝技術(shù)作任何創(chuàng)新的前提下，主要通過降低功耗或加大密度的新設(shè)計技術(shù)來進行。通過利用對等演進，設(shè)計技術(shù)可“分擔”翻越半導(dǎo)體線路圖這堵墻的負擔。的確，設(shè)計技術(shù)有望從目前的硅工藝技術(shù)中“榨取”前所未有的巨大價值。 那剩下的還有哪些問題呢？保守地說，其中有一半涉及到工藝節(jié)點的功耗問題，另有1/3個屬于節(jié)點對應(yīng)的面積問題，以及一些節(jié)點的性能價值問題。毫無疑問，這是重新進行研發(fā)和投資工具能得到高回報的所在。 工藝數(shù)據(jù)不是靈丹妙藥。在180nm及更先進工藝，制造要求相當直白，并包含在諸如每層的寬度和間距等設(shè)計規(guī)則中。只要遵守這些規(guī)則，設(shè)計師就可以對這些

3、芯片實現(xiàn)預(yù)期性能方面放心。但隨著每一新工藝節(jié)點的誕生，設(shè)計規(guī)則已變得愈加紛繁復(fù)雜，甚至互相沖突。 目前，設(shè)計師面臨著令人束手無策的摩爾定律斷言：在越來越厚的設(shè)計規(guī)則手冊中(通常不加任何說明的)一套完全“語境依賴(context-dependent)”的推薦規(guī)則的大爆炸。無晶圓半導(dǎo)體公司一直呼吁有詳盡的工藝信息以幫助分析和補償工藝復(fù)雜性和變異性。 但代工廠一直不愿意公開這一高度敏感和機密的信息， 既有出于競爭的考慮，還因為這種數(shù)據(jù)可能改變代工廠-無晶圓半導(dǎo)體公司合約的本質(zhì)。想一想若代工廠必須簽約遵守能對設(shè)計進行優(yōu)化的準確工藝統(tǒng)計，將會是怎樣一種情形！更壞的情況，尖端(bleeding-edge)

4、工藝模型在設(shè)計完成前，可能就已陳舊；另外，面向早期模型的設(shè)計優(yōu)化可能在成熟工藝中實際上有害。 不同的關(guān)注點 近期，代工廠作出了妥協(xié)，以加密的形式提供某些工藝模型數(shù)據(jù)。但此舉帶來新的兩難境地：設(shè)計師現(xiàn)能接觸工藝信息，但他們用這些信息做什么？由對隨機摻雜波動引發(fā)的調(diào)制電壓(Vt)變異做出的統(tǒng)計或化學(xué)機械研磨模型又該如何影響設(shè)計師執(zhí)行綜合、布局和布線的方式？現(xiàn)實地上，不會這樣。另外，不必定成為工藝專家的設(shè)計師有足夠的事令他們憂心忡忡。 我們不能期望芯片設(shè)計師和工藝工程師能轉(zhuǎn)眼就成為這兩個領(lǐng)域的通才另外，是否值得這樣做尚不一定。存在于設(shè)計和制造間的不同關(guān)注是一種事實，即使在集成器件制造商中也是如此，且

5、它還是代工廠-無晶圓公司模式得以維持的關(guān)鍵。 可制造性設(shè)計 隨著我們邁向65nm，參數(shù)故障也即芯片沒能滿足功耗和時序要求成為制約良率的主要因素。參數(shù)良率損耗在45nm及更精微節(jié)點繼續(xù)變得益發(fā)重要。在這種背景下，可制造性設(shè)計(DFM)有許多機會來銜接設(shè)計和工藝，并提供高價值的對等演進。 借助以前的“幾何DFM”或“以形狀為中心DFM”工具在制造性和良率方面取得的成功經(jīng)驗已被焙煉為經(jīng)典的良率改進(yield ramp)方法論?，F(xiàn)在，“電子DFM”方案以其兩位數(shù)的參數(shù)良率增益提供前所未有的最大潛能。 優(yōu)化方案 如圖1所示，電子DFM是關(guān)于優(yōu)化設(shè)計師和產(chǎn)品工程師所關(guān)注目標的：泄漏功耗、動態(tài)功耗、時序和

6、時序變異、工藝窗口、甚至可靠性。這種優(yōu)化的驅(qū)動器由包含整個制造過程中物理和電子所有關(guān)聯(lián)信息的分析引擎組成。最后，“啟動按鈕”或?qū)崿F(xiàn)優(yōu)化目標的自由度包括對布局、走線和過孔、甚至每個晶體管尺度所做的改變。 圖1：電子DFM方案為銜接設(shè)計和制造提供了前所未有的好處。 在不遠的將來，電子DFM技術(shù)將越來越多配屬在設(shè)計實現(xiàn)流中。最終，將為終端客戶提供真正的“價值設(shè)計”能力，以最大化每片晶圓的效益。 如在圖4中所演示的，電子DFM方案是在三個基礎(chǔ)規(guī)則上構(gòu)建起來的將設(shè)計要求納入制造；把制造認知帶給設(shè)計；可無需對設(shè)計流、設(shè)計簽收以及向制造或晶圓生產(chǎn)設(shè)備線遞付等環(huán)節(jié)做出重大改變就可工作在現(xiàn)有設(shè)計環(huán)境中。 圖4：

7、電子DFM的三條基本規(guī)則 電子DFM方案將特定設(shè)計信息考慮在內(nèi)；其它方法則沒有。舉個簡單例子，諸如一個晶體管門等特征的實際印刷尺度因為步進光刻機圖象虛化(stepper defocus)會以一種決定于該特征模式環(huán)境的方式改變。圖2顯示，當在一個空疏區(qū)域(iso)實施隔絕時，一個器件的印刷尺度將與周遭包圍著其它器件的密致區(qū)域(dense)內(nèi)的器件不同。 圖2：晶體管門長度的少許增加可顯著降低泄漏功耗和變異。 圖的左部顯示，若沒有這些關(guān)聯(lián)信息，則無法確定線寬是否會在正(positive)或負(negative)方向產(chǎn)生改變。在圖的右部，我們能發(fā)現(xiàn)，參數(shù)變異方向明顯地取決于線間距環(huán)境的“疏密”程度。

8、模式關(guān)聯(lián)認知電子DFM方案能利用該信息以推動制造性，因此能以期望的尺度印刷線寬。 兩個關(guān)鍵因素 在65nm節(jié)點，影響參數(shù)良率的最關(guān)鍵因素是泄漏功耗，它可占到整個芯片功耗的50%以上。在45nm，泄漏功耗可占整個芯片功耗的60%。更有甚者，因更低的工作電壓，用于控制65nm泄漏功耗的設(shè)計技術(shù)也許在45nm無能為力。在45nm，三Vt技術(shù)也許變得不太可行。 用于應(yīng)對泄漏功耗和變異雙重挑戰(zhàn)的電子DFM方案包括諸如晶體管門長度偏置等技術(shù)，該技術(shù)在65nm可顯著降低漏電流，預(yù)期其在45nm會有更大作為。對設(shè)置不特別關(guān)鍵的晶體管的門長度實施積極偏置業(yè)已表明可顯著降低漏電流、降低漏電流變異性，并從總體上帶來

9、更高的參數(shù)良率。 圖3：將模式或間距背景考慮在內(nèi)時，能更正確地預(yù)測由工藝窗口產(chǎn)生的變異。 單純以設(shè)計為中心或以制造為中心的觀點都不能使這種技術(shù)得以實現(xiàn)。芯片設(shè)計師也許驚異地發(fā)現(xiàn)，其功耗和時序要求，無需對晶圓生產(chǎn)設(shè)備線進行任何改動或調(diào)整就可被用于為每一設(shè)計度身定制一條制造線的確，為每個設(shè)計中的每只晶體管。工藝工程師可能會驚訝地發(fā)現(xiàn)，芯片設(shè)計師能利用可用的權(quán)屬或工藝裕量的便利以使工藝提供改善了的硅參數(shù)質(zhì)量。 DFM為電子設(shè)計自動化和半導(dǎo)體行業(yè)提供了一個新契機。DFM要求代工廠及其客戶以一種新的方式攜起手來，創(chuàng)制一種更健康的新模式。 若DFM可將提供對等比例及降低成本的潛力發(fā)揮至極致，并接手以前設(shè)計-制造接口遺留下來的問題，那么，我