專題講座資料（2021-2022年）各大公司電子類職位招聘題目精選

1、Building industry opens up new world of entrepreneurial struggle to build a three provinces of regional central cities-in the Communist x counties the six plenary session members and comrades: today, I was commissioned by the County party Committee Standing Committee, reports to the General Assembly

2、. Consideration of all members and alternates, and comrades attending advice. A, and this year yilai of work recalled this year yilai, in municipal of right led Xia, County solidarity led County people, to science development views for guide, to good activities for mainline, according to "a cit

3、y four modernizations three more" of development thought, concentrated poly force, work hard, political, and economic, and culture, and social and party of construction are made has new progress, County rendering out wind fresh are, and career prosperity, and social settled, and people mind int

4、o of good situation. (A) facilitating the construction of the project. Firmly establish the "scratch project is economic, grasping development project is to hold" philosophy, to extraordinary efforts to promoting the construction of key projects. Plot 108 key projects for the year, with a

5、total investment of 29.3 billion yuan, iron plate, Josh stone cement waste heat power generation and 13 projects completed, worship of 1.2 million tons of pellets, Hua Yu 80,000 sets of grandparent chicken farming, 47 projects under construction, completed investment of 3.95 billion yuan, annual pla

6、n of 69.3%. The first half of the County's gross domestic product is expected to reached 8.5 billion yuan, and total revenue of 943 million Yuan. (B) structural adjustment achieved remarkable results. Actively transforming the pattern of economic development, industrial ecology, and agricultural

7、 modernization and industrialization of services. High x-County • Tin iron circular economy demonstration area, and further expand economic development zone Jing Dian recycle economy ecology industry Park, Park, circular economy and rapid economic development. Focus more on the dialectical

8、 relationship between development and environmental protection, energy saving and emission reduction projects play an important role. Vigorously developing agriculture, ecological agriculture, agriculture, modern agricultural clearing along the River Promenade begins to take shape. Key tourism proje

9、cts is going well, WA Palace area was named "top ten most influential cultural relics in Hebei province landscape". Develop new services, and services with new developments. (C) urban-rural integration process. Promoting "three-year difference" campaign, battle of two large demol

10、ition completed 32 days of 530,000 square meters, exceeded the annual Task 7 months in advance. General big building jiangjun road, bridge and highway bridges, the green heart of the city and other urban construction projects, and focus on building new countryside and new housing model villages, urb

11、an and rural areas improve. Highway opened to traffic, Liu Zhang, Qing LAN high-speed x-County section completed by the end of August. Urban and rural標(biāo) 題: 各大公司電子類招聘題目精選模擬電路 1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 2、平板電容公式(C=S/4kd)。（未知） 3、最基本的如三極管曲線特性。（未知） 4、描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子） 5、負(fù)反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)

12、反饋）；負(fù)反饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用）（未知） 6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子） 7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法。（未知） 8、給出一個(gè)查分運(yùn)放，如何相位補(bǔ)償，并畫補(bǔ)償后的波特圖。（凹凸） 9、基本放大電路種類（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺 點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知） 10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知） 11、畫差放的兩個(gè)輸入管。（凹凸） 12、畫

13、出由運(yùn)放構(gòu)成加減、微分、積分運(yùn)算的電路原理圖。并畫出一個(gè)晶體管級(jí)的運(yùn)放電路。（仕蘭微電子） 13、用運(yùn)算放大器組成一個(gè)10倍的放大器。（未知） 14、給出一個(gè)簡單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn)的 rise/fall時(shí)間。(Infineon筆試試題) 15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當(dāng)RC<<T時(shí)，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知） 16、有源濾波器和無源濾波器的原理及區(qū)別?（新太硬件） 17、有一時(shí)

14、域信號(hào)S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當(dāng)其通過低通、帶通、高通濾波器后的信號(hào)表示方式。（未知） 18、選擇電阻時(shí)要考慮什么？（東信筆試題） 19、在CMOS電路中，要有一個(gè)單管作為開關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì)用P管 還是N管，為什么？（仕蘭微電子） 20、給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。(Infineon筆試試題) 21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫出你知道的線路結(jié)構(gòu)，簡單描述其優(yōu)缺點(diǎn)。（仕蘭） 22、畫電流偏置的產(chǎn)生電路，并解釋。（凹凸） 23、史密斯特電路,求回差電壓。（華為面試題） 24、

15、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期.) （華為面試題） 25、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫出其原理圖。（仕蘭微電子） 26、VCO是什么,什么參數(shù)(壓控振蕩器?) （華為面試題） 27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子） 28、鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知） 29、求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（未知） 30、如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類，不一一列舉。（未知） 31、一電源和一段傳輸線相連（長度為L,傳輸時(shí)間為T），畫出終端處波形，考慮傳輸線無損耗。給出電源電壓波形圖

16、，要求繪制終端波形圖。（未知） 32、微波電路的匹配電阻。（未知） 33、DAC和ADC的實(shí)現(xiàn)各有哪些方法？（仕蘭微電子） 34、A/D電路組成、工作原理。（未知） 35、實(shí)際工作所需要的一些技術(shù)知識(shí)(面試容易問到)。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等,一般會(huì)針對(duì)簡歷上你所寫做過的東西具體問，肯定會(huì)問得很細(xì)（所以別把什么都寫上，精通之類的詞也別用太多了），這個(gè)東西各個(gè)人就 不一樣了，不好說什么了。（未知） _ 數(shù)字電路 1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)

17、鐘之間沒有固定的因果關(guān)系。 3、什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試） 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。 4、什么是Setup 和Holdup時(shí)間？（漢王筆試） 5、setup和holdup時(shí)間,區(qū)別.（南山之橋） 6、解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。（未知） 7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA 2003.11.06

18、 上海筆試試題） Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信 號(hào)需要

19、保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn) metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí) 間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。 8、說說對(duì)數(shù)字邏輯中的競爭和冒險(xiǎn)的理解，并舉例說明競爭和冒險(xiǎn)怎樣消除。（仕蘭微 電子） 9、什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)象。解決方法

20、：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。 10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞 穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平 上。在這個(gè)穩(wěn)定期間，

21、觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。 12、IC設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋） 13、MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋） 14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。（南山之橋） 15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦大唐） Delay < period - setup hold 16、時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延 遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時(shí)間T

22、3和保持時(shí)間應(yīng)滿足什么條件。（華為） 17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決 定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIA 2003.11.06 上海筆試試題） 18、說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 上海筆試試題） 19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing。（威盛VIA 2003.11.06 上海筆試試題） 20、給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入， 使得輸出依賴于關(guān)鍵路徑。（未知） 21、邏輯方面數(shù)字電路的卡

23、諾圖化簡，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。 22、卡諾圖寫出邏輯表達(dá)使。（威盛VIA 2003.11.06 上海筆試試題） 23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve(Vout-Vin) And also explain the operation region of PMOS

24、 and NMOS for each segment of the transfer curve? （威盛筆試題circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子） 27、用mos管搭出一個(gè)二輸入與非門。（揚(yáng)智電子筆試） 28、please d

25、raw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09） 29、畫出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。（Infineon筆試） 30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海

26、筆試試題） 31、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。（飛利浦大唐筆試） 32、畫出Y=A*B+C的cmos電路圖。（科廣試題） 33、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（飛利浦大唐筆試） 34、畫出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子） 35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz。（未知） 36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡）。 37、給出一個(gè)簡單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點(diǎn)波形。（Infineon筆試） 38、為了實(shí)現(xiàn)邏輯（A XOR B

27、）OR （C AND D），請(qǐng)選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用與非門等設(shè)計(jì)全加法器。（華為） 40、給出兩個(gè)門電路讓你分析異同。（華為） 41、用簡單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為（仕蘭微電子） 42、A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。（未知） 43、用波形表示D觸發(fā)器的功能。（揚(yáng)智電子筆試） 44、用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試） 45

28、、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題） 46、畫出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之。（威盛） 47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知） 48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試） 49、簡述latch和filp-flop的異同。（未知） 50、LATCH和DFF的概念和區(qū)別。（未知） 51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。 （南山之橋） 52、用D觸發(fā)器做個(gè)二分顰的電路.又問什么是狀態(tài)圖。（華為） 53、請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 54

29、、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻？ 56、用filp-flop和logic-gate設(shè)計(jì)一個(gè)1位加法器，輸入carryin和current-stage，輸出 carryout和next-stage. 57、用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)。（華為） 58、實(shí)現(xiàn)N位Johnson Counter,N=5。（南山之橋） 59、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢？（仕蘭 微電子） 60、數(shù)字電路設(shè)計(jì)當(dāng)然必問V

30、erilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器。（未知） 61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 62、寫異步D觸發(fā)器的verilog module。（揚(yáng)智電子筆試） 短期啟動(dòng)為脫硝氨區(qū)系統(tǒng)因故停運(yùn)24小時(shí)以上72小時(shí)以內(nèi)的重新啟動(dòng)。在短期啟動(dòng)前，有液位容器的處于連續(xù)運(yùn)行狀態(tài)，其他機(jī)械設(shè)備處于停用狀態(tài)。development work steadily in the pilot counties, to build peace neighborhood offices approved, "change", urban and rural commu

31、nities (Center), immigrant communities, pilot projects such as integrated management of urban and rural sanitation in order. (D) maintain social harmony and stability. In the case of tight financial situation, continue to increase the input of people, happy people battle. Urban central heating and u

32、pgrade rural power grids, rural reconstruction of shabby housing ten major projects being delivered, has been overfulfilled ahead. Strengthening of social programs, college entrance examination to record heights; new rural insurance coverage rate of the city's first, launched in new rural cooper

33、ative medical clinic co-ordination; . Perfect Park catering, accommodation, education, recreation and other tertiary industries supporting, improving socialization service level, for industries, businesses and create a good environment for development. 3, flexible investment, enhance the industry. C

34、onstruction of industrial parks, just set up a platform for the development of only attract more projects into the district, to form agglomeration advantages. A innovation project. To be purposeful, targeted investment, will have a basis of the County's industrial packaged bundles, overall publi

35、city and promotion. Initiative going, please come in and carry out all-round, multi-level and wide-range of investment activities. The Township industrial projects, in principle, to put to the West industrial parks. What town project, is that the output value of the Township. Second, we must grasp t

36、he standards selected items. Full account of extend the industry chain and the integration of factors of production, not only efforts to introduce a number of scientific and technological content and high added value, growth and strong driving force of large projects and large enterprises, but also

37、on domestic-funded enterprises and in accordance with the direction of industrial development of small and medium projects, project man, small project overwhelming. Meet the area of the County's new industrial projects and city back into rural enterprises, in principle, all stationed in industri

38、al parks. Meanwhile, strict control of excess capacity and high energy consumption, high emission enterprises to enter. Thirdly, increased incentives on the project. Investment of the whole society, the Township and County units go out and draft project. To establish investment incentives for succes

39、sful introduction of significant project gives awards to units and individuals, the introduction of tax for the implementation of the project, to introduce organization into rewards. 4, preferential policies, and security industries. In terms of project examination and approval, by area Administrati

40、ve Committee in conjunction with the development, planning, land, industry and commerce, quality control and other departments, "one-stop reception, one-stop service", the simplified procedures, the time limit originally. In the management of EIA in accordance with themodule dff8(clk , res

41、et, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述？ （漢王筆試） module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk

42、 or posedge reset) if ( reset) out <= 0; else out <= in; assign in = out; assign clk_o = out; endmodule 64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） PAL，PLD，CPLD，F(xiàn)PGA。 module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; al

43、ways (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 65、請(qǐng)用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） 66、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（未知） 67、用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。（未知） 68、一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)（不過這個(gè)狀態(tài)機(jī)畫的實(shí)在比較差，很容易誤解 的）。（威盛VIA 2003.11.06 上海筆試試題） 69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。（仕蘭微電子） 70、畫狀態(tài)機(jī)，接受1，

44、2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。（揚(yáng)智電子筆試） 71、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)。 （1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì) 的要求。（未知） 72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì)的要求；（3）設(shè)計(jì) 工程中可使用的工具及設(shè)計(jì)大致過程。（未知） 73、畫出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之。（威盛） 74、用FSM實(shí)現(xiàn)的序列檢測(cè)模塊。（南山之橋） a為輸入端

45、，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 例如a： b： 請(qǐng)畫出state machine；請(qǐng)用RTL描述其state machine。（未知） 75、用verilog/vddl檢測(cè)stream中的特定字符串（分狀態(tài)用狀態(tài)機(jī)寫）。（飛利浦大唐筆試） 76、用verilog/vhdl寫一個(gè)fifo控制器(包括空，滿，半滿信號(hào))。（飛利浦大唐筆試） 77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 為4位二進(jìn)制整數(shù)輸入信號(hào)。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假 設(shè)公司接到該項(xiàng)目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品

46、的設(shè)計(jì)全程。（仕蘭微電子） 78、sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 79、給出單管DRAM的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)作者楊頌華、馮毛官205頁圖9 14b)，問有什么辦法提高refresh time，總共有5個(gè)問題，記不起來了。（降低溫度，增大電容存儲(chǔ)容量）（Infineon） 80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control

47、? （威盛筆試題 circuit design-beijing-03.11.09） 81、名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 壓控振蕩器的英文縮寫(VCO)。 動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(DRAM)。 名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、i

48、nterrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IR IIR DFT(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡 _ IC設(shè)計(jì)基礎(chǔ)（流程、工藝、版圖、器件） 1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路 相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕蘭微面試題目） 2、FPGA和ASIC的概念，他們的區(qū)別。（未知） 答案：FPGA是可編程ASIC。ASIC:專用集成電路，它

49、是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn) 3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目） 4、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種？（仕蘭微面試題目） 5、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)。（仕蘭微面試題目） 6、簡述FPGA等可編程邏輯器件設(shè)計(jì)流程。（仕蘭微面試題目） 7、IC設(shè)計(jì)前端到后端的流程和ed

50、a工具。（未知） 8、從RTL synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題） 10、寫出asic前期設(shè)計(jì)的流程和相應(yīng)的工具。（威盛） 11、集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試） 先介紹下IC開發(fā)流程： 1.）代碼輸入（design input) 用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼 語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入: composer(cadence);

51、 viewlogic (viewdraw) 2.）電路仿真（circuit simulation) 將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確 數(shù)字電路仿真工具： Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模擬電路仿真工具： *ANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）邏輯綜合（synthesis tools) 邏輯綜合工具可以將設(shè)計(jì)

52、思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路；將初級(jí)仿真中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。 12、請(qǐng)簡述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微面試題目） 13、是否接觸過自動(dòng)布局布線？請(qǐng)說出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素？（仕蘭微面試） 14、描述你對(duì)集成電路工藝的認(rèn)識(shí)。（仕蘭微面試題目） 15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題目） 16、請(qǐng)描述一下國內(nèi)的工藝現(xiàn)狀。（仕蘭微面試題目） 17、半導(dǎo)體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目

53、） 18、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果？（仕蘭微面試題目） 19、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.（未知） 20、什么叫Latchup?（科廣試題） 21、什么叫窄溝效應(yīng)? （科廣試題） 22、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差別？（仕蘭微面試題目） 23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微面試題） 24、畫出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn)移特性。（Infineon筆試試題） 25

54、、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題） 26、Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威盛筆試題circuit design-beijing-03.11.09） 27、說明mos一半工作在什么區(qū)。（凹凸的題目和面試） 28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試） 29、寫sch

55、ematic note（？）， 越多越好。（凹凸的題目和面試） 30、寄生效應(yīng)在ic設(shè)計(jì)中怎樣加以克服和利用。（未知） 31、太底層的MOS管物理特性感覺一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢恚?式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。IC設(shè)計(jì)的話需要熟悉的軟件: Cadence, Synopsys, Avant，UNIX當(dāng)然也要大概會(huì)操作。 32、unix 命令cp -r, rm,uname。（揚(yáng)智電子筆試） _ 單片機(jī)、MCU、計(jì)算機(jī)原理 1、簡單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。（仕蘭微面試題目） 2、畫出8031與2716（2K*8ROM）的連線圖，要求采用三-八譯碼器，8031的P2.5,P2.4和 P2.3參加譯碼，基本地址范圍為3000H-3FFFH。該2716有沒有重疊地址？根據(jù)是什么？若有，則寫出每片2716的重疊地址范圍。（仕蘭微面試題目） 3、用8051設(shè)計(jì)一個(gè)帶一個(gè)8*16鍵盤加驅(qū)動(dòng)八個(gè)數(shù)碼管（共陽）的原理圖。（仕蘭微面試題目） 4、PCI總線的含義是什么？PCI總線的主要特點(diǎn)是什么？ （仕