實(shí)驗(yàn)二 集成邏輯門(mén)的參數(shù)測(cè)試

1、實(shí)驗(yàn)二 集成邏輯門(mén)的參數(shù)測(cè)試一、 實(shí)驗(yàn)?zāi)康?1 掌握TTL及CMOS與非門(mén)電路主要參數(shù)的意義及其測(cè)試方法。 2 熟悉電子技術(shù)實(shí)驗(yàn)箱的基本功能和使用方法。 二、 實(shí)驗(yàn)器材（一） 電子技術(shù)實(shí)驗(yàn)箱（二） 雙蹤示波器（三） 萬(wàn)用表（四） 組件74LS00 74HC00 74LS20三、 實(shí)驗(yàn)原理與非門(mén)在一定工作條件下的參數(shù)直接反映了它的性能優(yōu)劣。1 TTL與非門(mén)參數(shù)（1） 空載導(dǎo)通電流 與空載截止電流 是指輸入端全部懸空，輸出端空載，與非門(mén)處于導(dǎo)通狀態(tài)時(shí)，電源供給的電流。 是指輸入端接低電平，輸出端空載，與非門(mén)處于截止?fàn)顟B(tài)時(shí)，電源供給的電流，和的大小標(biāo)志著與非門(mén)在靜態(tài)下功耗的大小，空載導(dǎo)通功耗的大小標(biāo)

2、志著與非門(mén)在靜態(tài)下功耗的大小，空載導(dǎo)通功耗和空載截止功耗和越小越好。由于門(mén)電路在導(dǎo)通狀態(tài)時(shí)較大，一般產(chǎn)品手冊(cè)給出的功耗是指的（2） 低電平輸入電流是指當(dāng)一個(gè)輸入端接地，而其他輸入端懸空時(shí)，流向接地端的電流，又稱(chēng)輸入短路電流。的大小關(guān)系到前一級(jí)門(mén)電路的能帶動(dòng)負(fù)載的個(gè)數(shù)。74LS20的典型值，最大值。注意過(guò)大或過(guò)小都不好。若太大，增加了前一段的負(fù)載，使前一級(jí)驅(qū)動(dòng)門(mén)的個(gè)數(shù)減少；而太小，說(shuō)明集成電路也有問(wèn)題，不能正常工作。（3） 高電平輸入電流 是指當(dāng)一個(gè)輸入端接高電平，而其他輸入端接地時(shí)，流過(guò)接高電平輸入端的電流，又稱(chēng)輸入交叉路漏電流。它主要由多發(fā)射極管的寄生的NPN管效應(yīng)及漏電流引起的，主要作為前

3、級(jí)門(mén)輸出為高電平時(shí)的拉電流。當(dāng)太大時(shí)，就會(huì)因?yàn)椤袄觥彪娏魈?，而使前?jí)門(mén)輸出高電平降低。（4） 輸入開(kāi)門(mén)電平VON和關(guān)門(mén)電平VOFF V0N是指與非門(mén)輸出端接額定負(fù)載時(shí)，使輸出處于低電平狀態(tài)時(shí)所允許的最小輸壓。換句話說(shuō)，為了使與非門(mén)處于導(dǎo)通狀態(tài)，輸入電平必須大于VON,74ls20的VON1.8V，VOL=0.4V 。VOFF 是指使與非門(mén)輸入處于高電平狀態(tài)所允許的最大輸入電壓。TTL與非門(mén)的電壓傳輸特性，它表示輸入電壓從零電平漸升到高電平時(shí)，輸出電壓的變化。在TTL與非門(mén)的傳輸特性中，若VON和VOFF兩個(gè)數(shù)值越靠近，越接近同一數(shù)值（閥門(mén)電平VT）就說(shuō)明與非門(mén)的特性曲線轉(zhuǎn)換越陡，抗干擾能力

4、越強(qiáng)。（5）輸出高電平VON是指與非門(mén)一個(gè)以上的輸入端接地或接地電平時(shí)，輸出電壓的大小此時(shí)門(mén)電路處于截止?fàn)顟B(tài)。如輸出空載，VOH在3.6V左右，當(dāng)輸出端接有拉電流負(fù)載時(shí)，VOH將降低。74ls20：2.4VVOH4.2V 。 VOL是指與非門(mén)的所有輸入端均接高電平時(shí)，輸出電壓的大小。此時(shí)門(mén)電路處于導(dǎo)通狀態(tài)。VOL的大小主要由T5管的飽和深度和外接負(fù)載的灌電流來(lái)決定。如輸出空載，VOL約為0.1V左右；輸出接額定負(fù)載，74ls20的VOL0.4V。 （6） 扇出系數(shù)N N 是說(shuō)明輸出端負(fù)載能力的一項(xiàng)參數(shù)，它表示驅(qū)動(dòng)同類(lèi)型門(mén)電路的數(shù)目。N的大小主要受輸出低電平時(shí)，輸出端允許灌入的最大負(fù)載電流的限制

5、，如灌入的負(fù)載電流超出該數(shù)值，輸出低電平將顯著抬高，造成下級(jí)邏輯電路的錯(cuò)誤動(dòng)作。74LS20的N8，VOL=0.4V。（7）平均傳輸延遲時(shí)間TPD TPD是指與非門(mén)輸出波形相對(duì)于輸入波形的延時(shí)。如圖1-2所示，VI為輸入波形，VO為輸出波形。若導(dǎo)通延時(shí)TPDL為輸出波形上升沿的50相對(duì)于輸入波形下降沿的50之間的時(shí)間間隔，平均延時(shí)就是TPD=12（TPD+TPDH） 平均傳輸延遲時(shí)間是衡量門(mén)電路開(kāi)關(guān)速度的一個(gè)重要指標(biāo)。TTL電路的TPD一般在10 ns到40ns之間。74LS20為中速與非門(mén)，其TPD為2040ns 2 CMOS與非門(mén)參數(shù)實(shí)驗(yàn)中測(cè)試時(shí)用74HC00與非門(mén)，其參數(shù)見(jiàn)表3-14-2

6、。（1） 靜態(tài)器件電流（ID）：靜態(tài)情況下電源提供的電流。無(wú)論輸入端為高電平或低電平，與地之間均不存在電流通路，只有一些二極管或三極管的漏電流。測(cè)試電路如圖3-14-13所示。（2） 輸出高電平和低電平（和）：測(cè)試電路如圖3-14-14。注意與測(cè)試TTL 與非門(mén)所用的土3-14-5和圖3-14-6不同，CMOS與非門(mén)的輸入端不得懸空。（3） 躁聲容限：定義與TTL與非門(mén)相同，其中和分別要求為4V和0.1V。因此測(cè)出和既可求得躁聲容限。測(cè)量方法與TTL類(lèi)似，但需注意無(wú)用的輸入端必須接高電平。（4） 平均延遲（tpd）：定義與TTL相同，測(cè)試方法與TTL類(lèi)似。3 數(shù)字邏輯集成電路使用注意事項(xiàng) 數(shù)字

7、邏輯集成電路種類(lèi)繁多，不同型號(hào)數(shù)字邏輯集成電路有各自要求的特殊注意事項(xiàng)。這里只對(duì)常用的較簡(jiǎn)單器件做一般的說(shuō)明。TTL器件A 正確辨認(rèn)引出線：雙列直插封裝集成電路的頂視圖鎖口在左方時(shí)，引出線從左下發(fā)方起逆時(shí)針順序?yàn)?23，如圖所示。B 電源電壓為+5V，一般允許在±10范圍內(nèi)變化，不可超出太多，否則易損壞器件。C 閑置的輸入端只能接高電平或懸空，不能接低電平。D 輸出端不能直接接+5V或地。E 實(shí)際應(yīng)用中扇出系數(shù)要留有裕量。CMOS器件A 電源電壓VDD可在26V之間。B 防止靜電擊穿：由于CMOS是高輸入阻抗器件，柵極輸入端易受靜電干擾而損壞，所以存放時(shí)應(yīng)置于金屬容器或抗靜電的塑料容

8、器內(nèi)。焊接時(shí)烙鐵頭要接地良好。C 閑置的輸入端不得懸空，對(duì)于正邏輯與非門(mén)應(yīng)接高電平或電源，對(duì)于負(fù)邏輯與非門(mén)應(yīng)接地。D 信號(hào)源與電源的配合：要開(kāi)電源，后接入信號(hào)源，信號(hào)源信號(hào)峰值要小于電源電壓VDD值。實(shí)驗(yàn)結(jié)束要先去除信號(hào)源，然后關(guān)電源。E 輸出端不要接地或電源。F 與TTL接口問(wèn)題：對(duì)于用74LS系列TTL組成的電路，全部TTL集成電路均可用74HC系列的CMOS 集成電路替換。若電路為T(mén)TL與CMOS混用時(shí)，則74HC系列驅(qū)動(dòng)74LS系列與非門(mén)，可直接連接；但74LS系列驅(qū)動(dòng)CMOS與非門(mén)則不能直接連接，因74LS的輸出高電平VON=2.7V，而CMOS要求的輸入高電平VIH=3.5V，所以

9、需將TTL輸出端用電阻R接至電源，拉高其輸出電平。四、 實(shí)驗(yàn)內(nèi)容及主要步驟 將待測(cè)的TTL與非門(mén)74LS20和CMOS與非門(mén)插在電子技術(shù)實(shí)驗(yàn)箱的多空插座上，按組件規(guī)定的要求接線，檢查無(wú)誤后再接通電源，然后進(jìn)行實(shí)驗(yàn)。對(duì)于初學(xué)者來(lái)說(shuō)，容易認(rèn)錯(cuò)集成塊的插腳，因此，必須仔細(xì)檢查。如集成塊發(fā)熱，不是接反了電源，就是輸出端對(duì)地短路，或者電源電壓太高。 （一） 驗(yàn)證與非門(mén)的邏輯功能，用真值表記錄實(shí)驗(yàn)結(jié)果。輸入用邏輯電平開(kāi)關(guān)，向上為邏輯“1”，向下為邏輯“0”。輸出用邏輯指示燈，燈亮為邏輯“1”，燈滅為邏輯“0”。（二） TTL與非門(mén)參數(shù)測(cè)試1、導(dǎo)通電源電流ICCL和截止電源電流ICCH，按圖2-2（a）（b

10、）接線，各側(cè)得：=（A）=（A）2、低電平輸入電流，按圖2-3接線，測(cè)得：=（A）更換另一個(gè)輸入端測(cè)量，測(cè)得：=（A）3、 高電平輸入電流，按圖2-4接線，測(cè)得：=（A）更換另一個(gè)輸入端測(cè)量，測(cè)得：=（A）4、扇出系數(shù)N。按圖2-5接線。調(diào)節(jié)值，使輸出電壓=0.4，測(cè)得：=（A）然后由公式求得：N=/5、電壓傳輸特性 用電壓測(cè)試方法如圖2-6接線。調(diào)節(jié)，使從0.3V至2.4V變化逐點(diǎn)測(cè)出和，并記錄在表中。然后作出電壓傳輸特性曲線，從曲線上求得=（V）。=（V）。=（V）。=（V）。=（V）。6、平均傳輸延遲時(shí)間目前常用的是環(huán)形震動(dòng)器法，測(cè)試的原理電路圖按圖1-8所示。圖中用奇數(shù)個(gè)“與非”門(mén)串聯(lián)閉路（首尾相接）聯(lián)接，構(gòu)成一個(gè)環(huán)型震蕩器，從原理分析可定為，這個(gè)電路的震蕩周期與門(mén)的平均延遲時(shí)間關(guān)系為：=