基于VHDL的24進(jìn)制計(jì)數(shù)器課程設(shè)計(jì)

1、實(shí)訓(xùn)報(bào)告課程名稱：EDA設(shè)計(jì)學(xué)生姓名：學(xué) 號(hào)：專業(yè)班級(jí)：計(jì)算機(jī)軟件2013年10 月29 日南昌大學(xué)實(shí)訓(xùn)報(bào)告學(xué)生姓名：學(xué) 號(hào)：專業(yè)班級(jí)：實(shí)訓(xùn)類型： 驗(yàn)證 綜合 設(shè)計(jì) 創(chuàng)新 實(shí)訓(xùn)日期：實(shí)驗(yàn)成績(jī)：一、實(shí)訓(xùn)項(xiàng)目名稱通過原理圖方法以及Verilog HDL語(yǔ)言進(jìn)行編程兩種方法實(shí)現(xiàn)24進(jìn)制計(jì)數(shù)器。二、實(shí)訓(xùn)目的1.熟練掌握Quartus II軟件的使用。2.熟練掌握在QuartusII平臺(tái)上用原理圖或者Verilog HDL語(yǔ)言進(jìn)行電路設(shè)計(jì)的方法。3.學(xué)會(huì)用例化語(yǔ)句對(duì)EDA電路設(shè)計(jì)中頂層電路進(jìn)行描述。三、實(shí)訓(xùn)要求1. 熟悉仿真開發(fā)軟件Quartus II的使用；2. 根據(jù)功能要求，用原理圖或文本輸入方式完

2、成設(shè)計(jì)；3. 用Quartus II做波形仿真調(diào)試；4. 下載至EDA試驗(yàn)儀調(diào)試設(shè)計(jì)。四、實(shí)訓(xùn)基本原理（附源程序清單，原理圖、RTL圖）一、通過Verilog HDL語(yǔ)言編程方法程序清單：module ls161(Q,RCO,D,ET,EP,LOAD,CLR,CLK);output 3:0 Q;output RCO;input 3:0D;input LOAD,ET,EP,CLR,CLK;reg 3:0Q;wire EN;assign EN = ET&EP;always (posedge CLK or negedge CLR)begin if(!CLR)Q = 4b0000;else if(!L

3、OAD)Q = D;else if(EN)beginif(Q=9)Q = 0;elseQ = Q+1;endendassign RCO = (Q=4b1001)&EN)?1:0;endmodulemodule XS7D(DIN,DOUT);input 3:0DIN;output 6:0DOUT;reg 6:0 DOUT;always (DIN)begincase(DIN)0:DOUT = 7b1000000;1:DOUT = 7b1111001;2:DOUT = 7b0100100;3:DOUT = 7b0110000;4:DOUT = 7b0011001;5:DOUT = 7b0010010

4、;6:DOUT = 7b0000010;7:DOUT = 7b1111000;8:DOUT = 7b0000000;9:DOUT = 7b0010000;endcaseendendmodulemodule COUNT24(QL,QH,CLK,RRCO);output 6:0 QL,QH;output RRCO;input CLK;wire 3:0 Q1,Q2;wire RCOL,RCOH,RRCO,LOADL,LOADH,EN,LOAD;wire 3:0D1,D2;wire VCC,GND;assign D1 = 4b0000,D2 = 4b0000,VCC = 1,GND = 0;ls161

5、 u1(.Q(Q1),.RCO(RCOL),.D(D1),.ET(VCC),.EP(VCC),.LOAD(LOAD),.CLR(VCC),.CLK(CLK);ls161 u2(.Q(Q2),.RCO(RCOH),.D(D2),.ET(EN),.EP(EN),.LOAD(LOADH),.CLR(VCC),.CLK(CLK);XS7D u8(.DIN(Q1),.DOUT(QL);XS7D u9(.DIN(Q2),.DOUT(QH);nand u3(LOADL,Q13,Q10);nand u4(LOADH,Q21,Q10,Q11);not u5(EN,LOADL);and u6(LOAD,LOADL

6、,LOADH);not u7(RRCO,LOADH);endmodule仿真結(jié)果：二、原理圖方法實(shí)現(xiàn)仿真結(jié)果：五、主要儀器設(shè)備、軟件及耗材安裝有QuartusII的電腦一臺(tái)。六、實(shí)訓(xùn)步驟1.按照課本或者資料提供的24進(jìn)制計(jì)數(shù)器的電路原理圖在QuartusII平臺(tái)上按照原理圖仿真的方法畫出原理圖，進(jìn)行編譯仿真，觀看仿真結(jié)果。2.對(duì)仿真結(jié)果所得出的波形圖進(jìn)行分析，看輸出波形是否與我們?cè)O(shè)計(jì)要求相符合。3.按照波輸出結(jié)果與設(shè)計(jì)需要差對(duì)代碼或者原理圖進(jìn)行調(diào)試。4.調(diào)試程序知道輸出波形與設(shè)計(jì)需要波形完全吻合說明設(shè)計(jì)成功了，保存工程文件。5.嘗試用原理圖以及編輯代碼兩種方式進(jìn)行設(shè)計(jì)達(dá)到相同的設(shè)計(jì)需要。七、調(diào)試過程及處理結(jié)果調(diào)試過程中，發(fā)現(xiàn)采用原理圖法輸出結(jié)果并不是24進(jìn)制的計(jì)數(shù)器輸出的波形，經(jīng)過檢查是由于芯片引腳接反了，改正引腳揭發(fā)后輸出結(jié)果完全正確。輸出波形為24進(jìn)制波形圖。八、思考討論題或體會(huì)或?qū)Ω倪M(jìn)實(shí)驗(yàn)的建議實(shí)驗(yàn)過程中通過采用原理圖法以及vhdl語(yǔ)言編輯代碼兩種方法實(shí)現(xiàn)一個(gè)24進(jìn)制計(jì)數(shù)器，觀察輸出波形，得到正確的輸出結(jié)果，以及在實(shí)驗(yàn)過程中遇到問題自己的調(diào)試過程，使得我們更加熟練的掌握了QuartusII軟件的正