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1、封系名 專(zhuān)業(yè) 年級(jí)、班 學(xué)號(hào) 姓名 線密 AB重慶大學(xué) 數(shù)字電子技術(shù) 課程試題( 卷)題號(hào)一二三四五六七八九十總分得分(請(qǐng)將答案寫(xiě)在答題紙上,答在試卷上不給分)一 選擇題(16分)1已知,下列結(jié)果正確的是( ) a Y=A bY=B c dY=12已知A=(1044)10(下標(biāo)表示進(jìn)制),下列結(jié)果正確的是( )a A=(10101)2 bA=(0A8)16 c A=(124)8 dA=(2021)53下列說(shuō)法不正確的是( ) a當(dāng)高電平表示邏輯0、低電平表示邏輯1時(shí)稱(chēng)為正邏輯 b三態(tài)門(mén)輸出端有可能出現(xiàn)三種狀態(tài)(高阻態(tài)、高電平、低電平) cOC門(mén)輸出端直接連接可以實(shí)現(xiàn)正邏輯的線與運(yùn)算 d集電極開(kāi)
2、路的門(mén)稱(chēng)為OC門(mén)4以下錯(cuò)誤的是( )a數(shù)字比較器可以比較數(shù)字大小b 半加器可實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加 c編碼器可分為普通全加器和優(yōu)先編碼器 d上面描述至少有一個(gè)不正確5下列描述不正確的是( )a觸發(fā)器具有兩種狀態(tài),當(dāng)Q=1時(shí)觸發(fā)器處于1態(tài)b時(shí)序電路必然存在狀態(tài)循環(huán)c異步時(shí)序電路的響應(yīng)速度要比同步時(shí)序電路的響應(yīng)速度慢 d主從JK觸發(fā)器具有一次變化現(xiàn)象6電路如下圖(圖中為上升沿Jk觸發(fā)器),觸發(fā)器當(dāng)前狀態(tài)Q3 Q2 Q1為“100”,請(qǐng)問(wèn)在時(shí)鐘作用下,觸發(fā)器下一狀態(tài)(Q3 Q2 Q1)為( )a“101” b“100” c“011” d“000” 7電路如下圖,已知電路的當(dāng)前狀態(tài)Q3 Q2 Q1
3、Q0為“1100”,74LS191具有異步置數(shù)的邏輯功能,請(qǐng)問(wèn)在時(shí)鐘作用下,電路的下一狀態(tài)(Q3 Q2 Q1 Q0)為( )a“1100” b“1011” c“1101” d“0000” 8下列描述不正確的是( ) 74LS191功能表 CP D0 D1 D2 D3Q0 Q1 Q2 Q30 × × × d0d1 d2 d31 0 0 ×
4、15;××1 0 1 ××××1 1 × × ××××d0 d1 d2 d3加法計(jì)數(shù)減法計(jì)數(shù)保持aEEPROM具有數(shù)據(jù)長(zhǎng)期保存的功能且比EPROM在數(shù)據(jù)改寫(xiě)上更方便bDAC的含義是數(shù)-模轉(zhuǎn)換、ADC的含義是模數(shù)轉(zhuǎn)換c積分型單穩(wěn)觸發(fā)器電路只有一個(gè)狀態(tài)d上面描述至少
5、有一個(gè)不正確二判斷題(9分)1TTL輸出端為低電平時(shí)帶拉電流的能力為5mA( )2TTL、CMOS門(mén)中未使用的輸入端均可懸空( )3當(dāng)決定事件發(fā)生的所有條件中任一個(gè)(或幾個(gè))條件成立時(shí),這件事件就會(huì)發(fā)生,這種因果關(guān)系稱(chēng)為與運(yùn)算。()4將代碼狀態(tài)的特點(diǎn)含義“翻譯”出來(lái)的過(guò)程稱(chēng)為譯碼。實(shí)現(xiàn)譯碼操作的電路稱(chēng)為譯碼器。()5設(shè)計(jì)一個(gè)3進(jìn)制計(jì)數(shù)器可用2個(gè)觸發(fā)器實(shí)現(xiàn)( )6移位寄存器除了可以用來(lái)存入數(shù)碼外,還可以利用它的移存規(guī)律在一定的范圍內(nèi)構(gòu)成任意模值n的計(jì)數(shù)器。所以又稱(chēng)為移存型計(jì)數(shù)器( )7 判斷時(shí)序邏輯電路能否自啟動(dòng)可通過(guò)判斷該電路是否存在有效循環(huán)來(lái)實(shí)現(xiàn)( )8 施密特觸發(fā)器電路具有兩個(gè)穩(wěn)態(tài),而多諧
6、振蕩器電路沒(méi)有穩(wěn)態(tài)( )9 DRAM需要定期刷新,因此,在微型計(jì)算機(jī)中不如SRAM應(yīng)用廣泛( )三計(jì)算題(8分)1、在如圖所示電路中,Ucc=5V,UBB=9V,R1=5.1k, R2=15k,Rc=1k,=40,請(qǐng)計(jì)算UI分別為5V,0.3V時(shí)輸出UO的大???。命題人:審題人:命題時(shí)間 :重慶大學(xué)教務(wù)處制系名 專(zhuān)業(yè) 年級(jí)、班 學(xué)號(hào) 姓名 線封密 2已知一個(gè)8位權(quán)電阻DAC系統(tǒng)的參考電源UREF= -16V,轉(zhuǎn)換比例系數(shù)為1。當(dāng)輸入最大時(shí)輸出近似為16V,請(qǐng)求當(dāng)8位二進(jìn)制輸入數(shù)碼用16進(jìn)制表示為30H時(shí)的模擬信號(hào)輸出電壓UO四分析題(24分)1分析下面的電路并回答問(wèn)題(1)寫(xiě)出Y1、Y3、Y的
7、輸出表達(dá)式(2)列出輸出Y的真值表(3)說(shuō)明電路的邏輯功能2分析下面的電路并回答問(wèn)題(觸發(fā)器為T(mén)TL系列)(分析時(shí)請(qǐng)考慮異步復(fù)位信號(hào)的作用)(1) 寫(xiě)出電路激勵(lì)方程、狀態(tài)方程、輸出方程(2) 畫(huà)出電路的有效狀態(tài)圖該電路具有什么邏輯功能并說(shuō)明能否自啟動(dòng)五應(yīng)用題(43分) 1請(qǐng)用74LS138設(shè)計(jì)一個(gè)三變量的多數(shù)表決電路。具體要求如下: (1)輸入變量A、B、C為高電平時(shí)表示贊同提案 (2)當(dāng)有多數(shù)贊同票時(shí)提案通過(guò),輸出高電平74LS138的邏輯功能及引腳圖如下: 74LS138譯碼器真值表A2A1A0輸 出0××××全1×1××
8、;×全1100 0 0,其余為110,其余為1 2請(qǐng)用卡諾圖化簡(jiǎn)下面的邏輯函數(shù) 給定約束條件為:AB+CD=0 3 74LS161邏輯符號(hào)及功能表如下74LS161功能表 CTP CTT CP D0 D1 D2 D3Q0 Q1 Q2 Q30 × × × × ××××1 0 × × d0d1 d2 d31 1 1 1 ××××1 1 × 0 × ××××1 1 0 1 × ××××0 0 0 0d0 d1 d2 d3正常計(jì)數(shù)保持(但C=0)保持(1)若161當(dāng)前狀態(tài)Q3 Q2 Q1Q0為0111,D0 D1 D2 D3為“全1”,=0并保持,請(qǐng)畫(huà)出在兩個(gè)CP作用下的狀態(tài)轉(zhuǎn)換關(guān)系?(2)請(qǐng)用清零法設(shè)計(jì)一個(gè)八進(jìn)制記數(shù)器(可附加必要的門(mén)電路)4請(qǐng)用555定時(shí)器實(shí)現(xiàn)一個(gè)單穩(wěn)態(tài)觸發(fā)電路(暫態(tài)時(shí)間為1S),555定時(shí)器功能表及引腳圖如下:555定時(shí)器的功能表UI1 UI2 輸出UO TD狀
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