組合邏輯課程設(shè)計位二進制全加器全減器原創(chuàng)

1、組合邏輯電路課程設(shè)計4位二進制全加器/全減器作者： 學(xué)號： 課程設(shè)計題目要求：1) 使用74LS283構(gòu)成4位二進制全加/全減器。2) 闡述設(shè)計思路。3) 列出真值表。4) 畫出設(shè)計的邏輯圖。5) 用VHDL對所畫電路進行仿真。目錄摘要11總電路設(shè)計21.1硬件電路的設(shè)計21.2全加器（full-adder ）3四位二級制加法器4串行進位加法器4超前進位加法器5超前位鏈結(jié)構(gòu)加法器51.3全減器（full-substracter ）51.4總電路設(shè)計62設(shè)計思路72.1全加器72.2全減器73真值表84邏輯圖與仿真95軟件程序的設(shè)計126結(jié)果分析與總結(jié)12摘要 加法器是數(shù)字系統(tǒng)中產(chǎn)生數(shù)的和的裝置

2、。加數(shù)和被加數(shù)為輸入，和數(shù)與進位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進位數(shù)為輸入，而和數(shù)與進位為輸出則為全加器。例如：為了節(jié)省資源，減法器和硬件乘法器都可以用加法器來構(gòu)成。但寬位加法器的設(shè)計是很耗資源的，因此在實際的設(shè)計和相關(guān)餓得設(shè)計與開發(fā)中需要注意資源的利用率和進位速度兩方面的問題，多位加法器的構(gòu)成主要有兩種：并行進位和串行進位。并行進位加法器設(shè)有并行進位產(chǎn)生邏輯，運行速度比串行進位快；串行進位是將全加器采取并行級聯(lián)或菊花鏈式級聯(lián)構(gòu)成多位加法器。加法器也是常用作計算機算術(shù)邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。此外還可以用來表示各種數(shù)值，如：BCD、加三碼，主要的加法器是以二進制作運

3、算。本文將采用4位二進制并行加法器作為折中選擇，所選加法器為74LS283，74LS283是4位二進制先行進位的加法器，它只用了幾級邏輯來形成和及進位輸出，故由其構(gòu)成4位二進制全加器；而四位全減器可以用加法器簡單的改造而來，最后本文采用 VHDL對四位全加器/全減器進行仿真。關(guān)鍵字74LS283全加器、四位二進制、迭代電路、并行進位、串行進位、VHDL 1總電路設(shè)計1.1硬件電路的設(shè)計 該4位二進制全加器以74LS283為核心，74LS283芯片引腳圖如下圖，本文采用先行進位方式，極大地提高了電路運行速度，下面是對4位全加器電路設(shè)計的具體分析。 圖1.1 74LS283芯片引腳圖1.2全加器（

4、full-adder ）全加器是針對超過一位的操作數(shù)相加，必須提供位與位之間的進位而設(shè)計的一種加法器，具有廣泛而重要的應(yīng)用。它除了有加數(shù)位X和Y，還有來自低位的進位Cin和輸出S與給高位的進位Cout， 具體滿足下面等式：S=XYCin=XY'Cin'+X'YCin'+X'Y'Cin+XYCinCout=XY+XCin+YCin其中，如果有奇數(shù)個1，則S為1；如果輸入有2個或2個以上的1，則Cout為1。全加器的功能表如下：表全加器的功能表輸 入輸 出輸 入輸 出Cin A B S CoutCI A B S Cout0 0 00 0 10 1 0

5、0 1 10 01 01 00 11 0 01 0 11 1 01 1 11 00 10 11 1邏輯表達式：S=ABCin=AB' Cin'+A' BCin'+A'B'Cin+AB Cin Cout=A+BCin+AB實現(xiàn)全加器的電路圖如下：圖1.2. 1全加器等式電路圖 圖1.2.2全加器簡化模型圖 1.2.1四位二級制加法器1串行進位加法器四位二進制加法器為4個全加器的級聯(lián)，每個處理一位。最低有效位的進位輸入通常置為0，每個全加器的進位輸出連到高一位全加器的進位輸入。圖四位二進制加法器實現(xiàn)流程圖輸入InputA3A2A1A0加數(shù)輸入B3B2

6、B1B0加數(shù)輸入C0進位輸入Cin輸出OutputS3S2S1S0和數(shù)輸入C4進位輸出Cout1.2.1.2超前進位加法器為了提高運算速度，必須設(shè)法減小或消除由于進位信號逐級傳遞所消耗的時間，于是制成了超前進位加法器。優(yōu)點：與串行進位加法器相比，（特別是位數(shù)比較大的時候）超前進位加法器的延遲時間大大縮短了。但是它的缺點就是電路比較復(fù)雜。.3超前位鏈結(jié)構(gòu)加法器S=ABCi-1 Cout=AB+Ci-1(A+B)令Gi=AiBi 產(chǎn)生進位Pi=Ai+Bi產(chǎn)生傳輸信號，四位全加器的進位鏈邏輯可以表示為如下：C1=G1+P1C0 C2=G2+P2G2+P2P1C0 C3=G3+P3G2+P3P2C1+

7、P3P2P1C0 C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C01.3全減器（full-substracter ）全減器有兩種構(gòu)造方法：1. 全減器處理二進制算法的一位，其輸入位為X（被減數(shù)），Y（減數(shù)）和Bin（借位輸入），其輸入位為D(差)和Bout（借位輸入），根據(jù)二進制減法表，可以寫出如下等式：Bout=X'×Y+X'×Bin+Bin這些等式非常類似于全加器中的等式，但不足為奇。所以我們可以按照全加器的構(gòu)造思路來構(gòu)造全加器。2. 根據(jù)二進制補碼的減法運算，X-Y可以通過加法操作來完成，也就是說，可以通過把Y的二進制補碼加到

8、X上來完成。Y的二進制補碼等于Y+1。其中Y等于Y的各個位取反。所以得出下式：X-Y=X+-Y=X+(Y'+1)即全減器可以通過全加器來實現(xiàn)。其邏輯圖如下圖：圖1.3.1全減器/全加器設(shè)計邏輯圖1.4總電路設(shè)計圖1.4全加器全減器總電路設(shè)計2設(shè)計思路2.1全加器由上面對加法器的具體分析，我們分別假定兩個4位二進制數(shù)分別為A3A2A1A0、B3B2B1B0,利用Verilog HDL軟件進行仿真，每個數(shù)位上的數(shù)值1、0用開關(guān)的高低電平表示，當(dāng)開關(guān)打到紅色點上時表示該位數(shù)值為1，反之如果打到藍色點上時為0，輸出的四位二進制用S3S2S1S0表示，當(dāng)輸出的各位上亮紅燈了該位輸出為1，如果為藍

9、色則表示為0，Cout進位輸入端，C4為進位輸出端，以此進行仿真。2.2全減器首先將74LS283的B口的四個輸入按作優(yōu)化，添加一個選擇端select。通過該選擇端來控制做加法還是做減法運算。做減法運算時選擇端select=1，各個與非門的輸出與輸入相反，達到了取反的目的，此時Cin=1，從而實現(xiàn)了減法器的功能。做加法運算時選擇端select=0，各個與非門的輸出與輸入相同，達到了保持不變的目的，此時時Cin=外部輸入，從而實現(xiàn)了加法功能。3真值表根據(jù)上面對加法器的具體分析，下面給出的是4位二進制全加器的部分真值表： 表3.1 4位二進制全加器真值表A3A2A1A0B3B2B1B0CinS3S

10、2S1S0Cout0000000000000000000000100010000100010001000010000100011000110001101010001100100010100100000010101000100010001000011100001100000101000010110010001000000001100010001000111001001101100010010100011010100001100111001000011011111010101001000111101010011010011000100100001110001001100101.表3.2 4位二進制

11、全減器真值表A3A2A1A0B3B2B1B0CinS3S2S1S0Cout00000000000000000000001000100001000100010000100001000110001100011010100011001000101001000000101010001000100010000111000011000001010000101100100010000000011000100010001110010011011000100101000110101000011001110010000110111110101010010001111010100110100110001001000

12、01110001001100101.4邏輯圖與仿真下面是74LS283四位二進制全加器的邏輯電路圖：圖4.174LS283四位二進制全加器的邏輯電路圖圖4.1圖4.2圖4.3圖4.45軟件程序的設(shè)計采用Verilog HDL語言對設(shè)計的4位二進制全加器進行仿真，下面是具體Verilog HDL 程序：第一步：建立一個半加器的VHD程序。Hadd_v.vhdlibrary ieee;use ieee.std_logic_1164.all;use ;entity hadd_v isport(a,b: in std_logic;s,c: out std_logic);end hadd_v;archi

13、tecture a of hadd_v issignal temp: std_logic_vector(1 downto 0);begintemp<=(0&A)+B;s<=temp(0);c<=temp(1);end a;編譯通過第二步：建立一個全加器的VHD程序，fadd_v.vhdlibrary ieee;use ieee.std_logic_1164.all;use ;entity fadd_v isport(a,b,ci: in std_logic;s,co : out std_logic);end fadd_v;architecture a of fadd_

14、v issignal temp : std_logic_vector(1 downto 0);begintemp<=(0&a)+b+ci;s<=temp(0);co<=temp(1);end a;編譯通過。第三步：建立一個加入全加器半加器的VHD程序，為程序包 add_v.vhdLIBRARY ieee;USE ieee.std_logic_1164.ALL;PACKAGE add_v IS COMPONENT had_v PORT(a,b :IN STD_LOGIC;s,c :OUT STD_LOGIC); END COMPONENT; COMPONENT fadd

15、_v PORT(a,b,ci :IN STD_LOGIC;s,co :OUT STD_LOGIC); END COMPONENT;END add_v;第四步：四位加法器程序 add4_v.VHD library ieee;use ieee.std_logic_1164.all;use ;entity add4_v isport(A,B:in std_logic_vector(3 downto 0);S:out std_logic_vector(3 downto 0);Cout:out std_logic);End add4_v;Architecture x of add4_v isSignal

16、 N1,N2,N3:std_logic;begin h0:hadd_v port map(a=>A(0),b=>B(0),c=>N1); h1:fadd_v port map(a=>A(1),b=>B(1),s=>S(1),co=>N2); h2:fadd_v port map(a=>A(2),b=>B(2), s=>S(2),co=>N3); h3:fadd_v port map(a=>A(3),b=>B(3), s=>S(3),co=>cout);end x;結(jié)束。6結(jié)果分析與總結(jié)由上圖可以看出仿真結(jié)果與實際的運算結(jié)果是相同的。由仿真程序結(jié)果可知，設(shè)計的程序完成了四位全加器的功能，因此，該程序正確。首先感