數(shù)字電子技術(shù)基礎(chǔ)第三版第三章答案

1、精選文檔第三章 組合邏輯電路第一節(jié) 重點(diǎn)與難點(diǎn)一、重點(diǎn)：1.組合電路的基本概念組合電路的信號(hào)特點(diǎn)、電路結(jié)構(gòu)特點(diǎn)以及邏輯功能特點(diǎn)。2.組合電路的分析與設(shè)計(jì) 組合電路分析是根據(jù)已知邏輯圖說明電路實(shí)現(xiàn)的邏輯功能。組合電路設(shè)計(jì)是根據(jù)給定設(shè)計(jì)要求及選用的器件進(jìn)行設(shè)計(jì)，畫出邏輯圖。如果選用小規(guī)模集成電路SSI，設(shè)計(jì)方法比較規(guī)范且容易理解，用SSI設(shè)計(jì)是讀者應(yīng)掌握的最基本設(shè)計(jì)方法。由于設(shè)計(jì)電路由門電路組成，所以使用門的數(shù)量較多，集成度低。若用中規(guī)模集成電路MSI進(jìn)行設(shè)計(jì)，沒有固定的規(guī)則，方法較靈活。無論是用SSI或MSI設(shè)計(jì)電路，關(guān)鍵是將實(shí)際的設(shè)計(jì)要求轉(zhuǎn)換為一個(gè)邏輯問題，即將文字描述的要求變成一個(gè)邏輯函數(shù)表

2、達(dá)式。3.常用中規(guī)模集成電路的應(yīng)用常用中規(guī)模集成電路有加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等，重要的是理解外部引腳功能，能在電路設(shè)計(jì)時(shí)靈活應(yīng)用。4.競爭冒險(xiǎn)現(xiàn)象競爭冒險(xiǎn)現(xiàn)象的產(chǎn)生原因、判斷是否存在競爭冒險(xiǎn)現(xiàn)象以及如何消除。二、難點(diǎn)：1.組合電路設(shè)計(jì)無論是用SSI還是用MSI設(shè)計(jì)電路，首先碰到的是如何將設(shè)計(jì)要求轉(zhuǎn)換為邏輯問題，得到明確的真值表，這一步既是重點(diǎn)又是難點(diǎn)。總結(jié)解決這一難點(diǎn)的方法如下：（1）分析設(shè)計(jì)問題的因果關(guān)系，分別確定輸入變量、輸出變量的個(gè)數(shù)及其名稱。（2）定義邏輯變量0、1信號(hào)的含義。無論輸入變量、輸出變量均有兩個(gè)狀態(tài)0、1，這兩個(gè)狀態(tài)代表的含義由設(shè)計(jì)者自己定義

3、。（3）再根據(jù)設(shè)計(jì)問題的因果關(guān)系以及變量定義，列出真值表。2.常用組合電路模塊的靈活應(yīng)用同樣的設(shè)計(jì)要求，用MSI設(shè)計(jì)完成后，所得的邏輯電路不僅與所選芯片有關(guān)，而且還與設(shè)計(jì)者對芯片的理解及靈活應(yīng)用能力有關(guān)。讀者可在下面的例題和習(xí)題中體會(huì)。3.硬件描述語言VHDL的應(yīng)用VHDL的應(yīng)用非常靈活，同一個(gè)電路問題可以有不同的描述方法，初學(xué)者可以先仔細(xì)閱讀已有的程序?qū)嵗?，再自行設(shè)計(jì)。三、考核題型與考核重點(diǎn)1.概念與簡答題型1為填空、判斷和選擇；題型2為敘述基本概念與特點(diǎn)。建議分配的分?jǐn)?shù)為36分。2.綜合分析與設(shè)計(jì)題型1為根據(jù)已知電路分析邏輯功能；題型2為根據(jù)給定的邏輯問題，設(shè)計(jì)出滿足要求的邏輯電路。建議分

4、配的分?jǐn)?shù)為612分。第二節(jié) 思考題題解題3.1 簡述組合邏輯電路的分析步驟和設(shè)計(jì)步驟。答：組合邏輯電路的分析是用邏輯函數(shù)來描述已知的電路，找出輸入、輸出間的關(guān)系，從而判斷電路功能。組合邏輯電路分析有以下幾個(gè)步驟：首先根據(jù)邏輯電路圖寫出邏輯函數(shù)表達(dá)式，然后利用代數(shù)法或圖解法化簡函數(shù)，列出真值表，最后根據(jù)真值表判斷電路的邏輯功能。組合邏輯電路的設(shè)計(jì)是根據(jù)實(shí)際邏輯問題，求出實(shí)現(xiàn)相應(yīng)邏輯功能的最簡單或者最合理的數(shù)字電路的過程。邏輯電路的設(shè)計(jì)步驟如下：首先分析設(shè)計(jì)要求，建立真值表，選擇所用門的類型，將邏輯表達(dá)式化為最簡形式，或者變換為最合理的表達(dá)式，最后畫出邏輯圖。題3.2 組合邏輯電路如思考題3.2圖

5、（a）所示。（1）寫出函數(shù)F的表達(dá)示。（2）將函數(shù)F化為最簡與或式，并用與非門實(shí)現(xiàn)之。（3）若改用或非門實(shí)現(xiàn)，試寫出相應(yīng)的表達(dá)式。A C思考題3.2圖&1F&A B&C DB DA C（a）&FA B D&B C D（b）F1C A111A BA DB C（c）1D C1解：（1）根據(jù)題圖3.3（a）已知電路，寫出函數(shù)F的表達(dá)式如下：F=（2）將函數(shù)F化簡為最簡與或表達(dá)式，并用與非門實(shí)現(xiàn)。F =根據(jù)與非表達(dá)式畫出用與非門實(shí)現(xiàn)的電路如思考題3.2圖（b）所示。（3）若改用或非門實(shí)現(xiàn)，首先寫出相應(yīng)的表達(dá)式。畫出的卡諾圖，得到的與或式，從而求出F的與或非式，變換得到或非-或非式。F= =函數(shù)F的或非

6、門電路如思考題3.2圖（c）所示。題3.3 什么叫競爭-冒險(xiǎn)現(xiàn)象？當(dāng)門電路的兩個(gè)輸入端同時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換（即一個(gè)從0變成1，另一個(gè)從1變成0）時(shí)，輸出是否一定有干擾脈沖產(chǎn)生？答：競爭指的是一個(gè)門電路多個(gè)輸入信號(hào)同時(shí)跳變，或者一個(gè)信號(hào)經(jīng)過不同路徑傳到同一個(gè)門電路的輸入端導(dǎo)致信號(hào)到達(dá)時(shí)間不同的現(xiàn)象。冒險(xiǎn)指的是由于競爭可能在電路輸出端產(chǎn)生的毛刺現(xiàn)象。當(dāng)門電路的兩個(gè)輸入端同時(shí)向相反的邏輯狀態(tài)轉(zhuǎn)換時(shí)，輸出不一定有干擾脈沖產(chǎn)生。3.4 簡述VHDL的主要優(yōu)點(diǎn)。答：VHDL的覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言，VHDL已成為IEEE承認(rèn)的一個(gè)工業(yè)標(biāo)準(zhǔn)，是一種通用的硬件描述語言。VHDL有

7、良好的可讀性，可以被計(jì)算機(jī)接受，也容易被讀者理解，VHDL源文件既是程序又是技術(shù)人員之間交換信息的文件，也可作為合同簽約者之間的文件；VHDL的生命周期長，因?yàn)閂HDL硬件描述與工藝無關(guān)； VHDL支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。題3.5 一個(gè)VHDL設(shè)計(jì)是否必須有一個(gè)結(jié)構(gòu)體？結(jié)構(gòu)體的目的是什么？一個(gè)設(shè)計(jì)可以有多個(gè)結(jié)構(gòu)體嗎？答：VHDL 設(shè)計(jì)中必須有結(jié)構(gòu)體。結(jié)構(gòu)體描述實(shí)體硬件的互連關(guān)系、數(shù)據(jù)的傳輸和變換以及動(dòng)態(tài)行為。一個(gè)實(shí)體可以對應(yīng)多個(gè)結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體可以代表該硬件某方面的特性。例如用一個(gè)結(jié)構(gòu)體表示某硬件的行為特性，用另一結(jié)構(gòu)體表示該硬件的結(jié)構(gòu)特性。題3.6 端口模式IN和INOUT

8、有什么不同？答：端口模式表示電路的數(shù)據(jù)流向。端口模式IN表示只能向端口寫入數(shù)據(jù)，而端口模式INOUT表示既可以向端口寫入數(shù)據(jù)，又可以從端口讀出數(shù)據(jù)。題3.7 編碼器的邏輯功能是什么？優(yōu)先編碼器與一般編碼器有何區(qū)別？答：編碼器可以將一組相互獨(dú)立的信號(hào)進(jìn)行編碼，形成一組相互關(guān)聯(lián)的信號(hào)，以達(dá)到減少信號(hào)個(gè)數(shù)、增強(qiáng)信號(hào)表達(dá)能力的目的。一般編碼器只允許一個(gè)信號(hào)為有效，而優(yōu)先編碼器允許同時(shí)有多個(gè)信號(hào)有效，但只識(shí)別優(yōu)先級(jí)最高的信號(hào)。題3.8 要區(qū)別24個(gè)不同信號(hào)，或者說給24個(gè)輸入信號(hào)編碼，需要幾位二進(jìn)制代碼？電路有多少個(gè)輸出？如果區(qū)別64個(gè)信號(hào)有將如何？答：若要區(qū)別24個(gè)不同信號(hào)，至少要用5位二進(jìn)制代碼，因

9、此電路有5個(gè)輸出。若區(qū)分64個(gè)信號(hào)至少用6位二進(jìn)制代碼，因此電路有6個(gè)輸出。題3.9 什么叫譯碼器？有哪些常用譯碼器？各有何特點(diǎn)？答：將具有特定含義的不同的二進(jìn)制代碼辨別出來，翻譯成為對應(yīng)輸出信號(hào)的電路就是譯碼器。常用的譯碼器有變量譯碼器和數(shù)字顯示譯碼器。對于譯碼器每一組輸入編碼，在若干個(gè)輸出中僅有一個(gè)輸出端為有效電平，其余輸出皆處于無效電平，這類譯碼器稱為變量譯碼器。常用的有2-4線譯碼器、3-8線譯碼器、4-10線8421BCD譯碼器等。在數(shù)字電路中，需要將數(shù)字量的代碼經(jīng)過譯碼，送到數(shù)字顯示器顯示。能把數(shù)字量翻譯成數(shù)字顯示器能識(shí)別的譯碼器稱為數(shù)字顯示譯碼器，常用的有七段顯示譯碼器。題3.1

10、0 數(shù)據(jù)選擇器和數(shù)據(jù)分配器各具有什么功能？若想將一組并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行輸出，應(yīng)采用哪種電路？答：數(shù)據(jù)選擇器根據(jù)控制信號(hào)的不同，在多個(gè)輸入信號(hào)中選擇其中一個(gè)信號(hào)輸出。數(shù)據(jù)分配器則通過控制信號(hào)將一個(gè)輸入信號(hào)分配給多個(gè)輸出信號(hào)中的一個(gè)。若要將并行信號(hào)變成串行信號(hào)應(yīng)采用數(shù)據(jù)選擇器。題3.11 一個(gè)有使能端的譯碼器能否用作數(shù)據(jù)分配器？怎樣接線可以使一個(gè)八路輸出的數(shù)據(jù)分配器連接成一個(gè)3線-8線譯碼器？答：帶使能端的譯碼器能用作數(shù)據(jù)分配器。以74138譯碼器芯片為例，將其連接成數(shù)據(jù)分配器如思考題3.11圖（a）所示。思考題3.11圖&DX01276543210ENA0A1A2Y0Y1Y2Y3FY5Y6

11、Y7D01234567Y4（a）1D0BIN/OCT01276543210ENA0A1A2D0D1D2D3FD5D6D7&EN01234567D4（b）1可以用八路輸出的數(shù)據(jù)分配器連接成3線-8線譯碼器，連接電路如思考題3.11圖（b）所示。第三節(jié) 習(xí)題題解習(xí)題3.1 組合電路的邏輯框圖如習(xí)題3.1圖（a）所示。電路要求如下：（1）當(dāng)變量A1A0表示的二進(jìn)制數(shù)B1B 0表示的二進(jìn)制數(shù)時(shí)，函數(shù)F1=1，否則為0。 （2）當(dāng)變量A1A0的邏輯與非和變量B1B0的邏輯異或相等時(shí)，函數(shù)F2為高電平，否則為0。試設(shè)計(jì)此組合電路。解：（1）根據(jù)題意確定輸入變量為A1A0B1B 0，輸出變量為F1F2，如習(xí)

12、題3.1圖（a）。（2）根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.1表所示。習(xí)題3.1表 真值表輸 入輸 出A1 A0 B1 B 0F1 F20 0 0 0100 00 0 0 1110 10 0 1 0110 10 0 1 1100 00 1 0 0101 00 1 0 1110 10 1 1 0110 10 1 1 1100 01 0 0 0101 01 0 0 1111 11 0 1 0110 11 0 1 1100 01 1 0 0001 11 1 0 1011 01 1 1 0011 01 1 1 1000 1（a）A1A0B1B0F1F0A111 1000001000

13、1101110000 0100 01 11 100B1B0F1A111 10100101011010010100 0100 01 11 100B1B0A0F2（b）A0A1A0&1F1A1B1=1&=1F2B1B0（c）A0B1B0A1A0B0習(xí)題3.1圖（3）由真值表，作函數(shù)卡諾圖如習(xí)題3.1圖（b）所示?？ㄖZ圖化簡函數(shù)，得到最簡與或式：變換F2的表達(dá)式 （4）由邏輯表達(dá)式畫出邏輯圖如習(xí)題3.1圖（c）所示。習(xí)題3.2 用與非門設(shè)計(jì)四變量的多數(shù)表決電路。設(shè)輸出為F，當(dāng)輸入變量A、B、C、D有3個(gè)或3個(gè)以上為1時(shí)輸出為1，輸入為其它狀態(tài)時(shí)輸出為0。解：（1）根據(jù)題意確定輸入變量為ABCD，設(shè)輸

14、出變量F。（2）根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.2表所示。習(xí)題3.2表 真值表輸 入輸 出A B C DF0 0 0 000 0 0 100 0 1 000 0 1 100 1 0 000 1 0 100 1 1 000 1 1 111 0 0 001 0 0 101 0 1 001 0 1 111 1 0 001 1 0 111 1 1 011 1 1 11習(xí)題3.2圖&F&A B C&（b）A11 10000000100111001000 0100 01 11 100CDB（a）A B DA C DB C D（3）由真值表，作函數(shù)卡諾圖如習(xí)題3.2圖（a）所示卡諾圖

15、化簡函數(shù)，得到最簡與或式，經(jīng)函數(shù)變換求與非-與非式：F=ABC+ABD +ACD+BCD = （4）由與非-與非表達(dá)式畫出邏輯圖如習(xí)題3.2（b）圖所示。習(xí)題3.3 一個(gè)組合邏輯電路有兩個(gè)控制信號(hào)C1和C2，要求：（1）C1C2=00時(shí)，；（2）C1C2=01時(shí)，；（3）C1C2=10時(shí)，；（4）C1C2=11時(shí)，。試設(shè)計(jì)符合上述要求的邏輯電路（器件不限）。解：題目中要求控制信號(hào)對不同功能進(jìn)行選擇，故選用數(shù)據(jù)選擇器實(shí)現(xiàn)，分析設(shè)計(jì)要求，得到邏輯表達(dá)式：。4選1數(shù)據(jù)選擇器的邏輯表達(dá)式：。對照上述兩個(gè)表達(dá)式，得出數(shù)據(jù)選擇器的連接方式為：A0=C1，A1=C2，。根據(jù)數(shù)據(jù)選擇器的連接方程，得到電路如習(xí)

16、題3.3圖所示。MUX習(xí)題3.4 試設(shè)計(jì)一個(gè)具有兩種功能的SA0A1D0D1D2D30C1C2 習(xí)題3.3圖FMUXEN010123G021C&=1AB 碼制轉(zhuǎn)換電路，并畫出電路圖。K為控制變量。K=0時(shí)，輸入C、B、A為二進(jìn)制碼，輸出F3F2F1為循環(huán)碼。K=1時(shí)，輸入C、B、A為循環(huán)碼，輸出F3F2F1為二進(jìn)制碼。寫出輸出函數(shù)的邏輯表達(dá)式。解：（1）根據(jù)題意定義輸入變量為KCBA，輸出變量F3F2F1。（2）根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.4表所示。習(xí)題3.4表 真值表輸 入輸 出K C B AF3 F2 F10 0 0 00 0 00 0 0 10 0 10 0

17、1 00 1 10 0 1 10 1 00 1 0 01 1 00 1 0 11 1 10 1 1 01 0 10 1 1 11 0 01 0 0 00 0 01 0 0 10 0 11 0 1 00 1 11 0 1 10 1 01 1 0 01 1 11 1 0 11 1 01 1 1 01 0 01 1 1 11 0 1（3）由真值表，作函數(shù)卡諾圖如習(xí)題3.4圖（a）所示。經(jīng)卡諾圖化簡后，得到最簡與或式：（4）由邏輯表達(dá)式畫出邏輯圖如習(xí)題3.4圖（b）所示。（a）K11 10010111001100001100 0100 01 11 100BAF2K11 1010010101101001

18、0100 0100 01 11 100BACF1K11 10000011111111000000 010BAF3CC00 01 11 10習(xí)題3.4圖（b）=1=1&=1F1KACBF2F3習(xí)題3.5 試設(shè)計(jì)一個(gè)5211BCD碼的判決電路。當(dāng)輸入代碼D、C、B、A中有奇數(shù)個(gè)1時(shí)，電路的輸出F為1，否則為0。試用與非門實(shí)現(xiàn)該電路，寫出輸出函數(shù)F的與非-與非表達(dá)式。解：（1）根據(jù)題意確定輸入變量為DCBA，輸出變量為F。（2）根據(jù)題目對輸入、輸出變量提出的要求，列寫真值表如習(xí)題3.5表所示。習(xí)題3.5表 真值表輸 入輸 出D C B AF0 0 0 000 0 0 110 1 0 010 1 0

19、100 1 1 111 0 0 011 0 0 101 1 0 001 1 0 111 1 1 100 0 1 00 0 1 10 1 1 01 0 1 01 0 1 11 1 1 0（3）由真值表，作函數(shù)卡諾圖如習(xí)題3.5圖（a）所示。卡諾圖化簡函數(shù)，得到最簡與或式，變換函數(shù)得到與非-與非式：（4）由與非-與非式畫出邏輯圖如習(xí)題3.5圖（b）所示。C（a）D11 10101010101000 010BAC00 01 11 10習(xí)題3.5圖（b）&FBADB&DAC習(xí)題3.6圖C1&FD&1B1A1習(xí)題3.7習(xí)題3.7圖（a）和（b）電路有無競爭冒險(xiǎn)現(xiàn)象？若有，請說明出現(xiàn)冒險(xiǎn)的輸入條件，并修改

20、設(shè)計(jì)。畫出無冒險(xiǎn)的邏輯圖。解：（1）分析習(xí)題3.7圖（a）所示電路，得到邏輯表達(dá)式為：F=，若輸入信號(hào)A=B=1，則有F=，因此電路有競爭冒險(xiǎn)。增加冗余項(xiàng)后的邏輯表達(dá)式為：F=，修改后的邏輯圖如圖習(xí)題3.7圖（c）所示。（2）分析習(xí)題3.7圖（b）所示電路，其表達(dá)式為：F=。若輸入信號(hào)ACD=011，則有F=，電路有競爭冒險(xiǎn)。若輸入信號(hào)BCD=010，則有F=，電路有競爭冒險(xiǎn)。增加冗余項(xiàng)后的邏輯表達(dá)式為：F=，修改后的邏輯圖如圖習(xí)題3.7圖（d）所示。習(xí)題3.14 試設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換成余3碼的電路。（1）用與非門實(shí)現(xiàn)。（2）用或非門實(shí)現(xiàn)。（3）用譯碼器74LS138實(shí)現(xiàn)。（4）用

21、數(shù)據(jù)選擇器74LS153實(shí)現(xiàn)。解：（1）用與非門實(shí)現(xiàn)設(shè)輸入變量為A3A2A1A0，輸出變量為B3B2B1B0。根據(jù)設(shè)計(jì)要求，列寫真值表如習(xí)題3.14表所示。用卡諾圖化簡后得到與或表達(dá)式，經(jīng)過方程變換得到與非-與非式，用與非門實(shí)現(xiàn)的邏輯圖略。求解過程如下：習(xí)題3.14表 真值表輸 入輸 出A3 A2 A1 A0B3 B2 B1 B00 0 0 00 0 1 10 0 0 10 1 0 00 0 1 00 1 0 10 0 1 10 1 1 00 1 0 00 1 1 10 1 0 11 0 0 00 1 1 01 0 0 10 1 1 11 0 1 01 0 0 01 0 1 11 0 0 11

22、 1 0 01 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 （2）用或非門實(shí)現(xiàn)利用卡諾圖包圍0，求函數(shù)的最簡或與式，再變換為或非表達(dá)式，畫出用或非門實(shí)現(xiàn)的邏輯圖略。（3）用譯碼器74LS138實(shí)現(xiàn)由于設(shè)計(jì)函數(shù)是四變量函數(shù)，根據(jù)譯碼器實(shí)現(xiàn)邏輯函數(shù)的基本原理，首先用兩片74LS138擴(kuò)展為4-16線譯碼器，低有效輸出。由習(xí)題3.14表真值表列寫函數(shù)的最小項(xiàng)表達(dá)式，附加與非門，畫出邏輯圖如習(xí)題圖3.14（a）所示。（4）用數(shù)據(jù)選擇器74LS153實(shí)現(xiàn)74LS153是雙4選1數(shù)據(jù)選擇器，分析解題（1）中的最簡與或式，利用對照法，用一片74LS153實(shí)現(xiàn)函

23、數(shù)B1和B0；再選擇一片74LS153連接成8選1數(shù)據(jù)選擇器，利用對照法，確定數(shù)據(jù)選擇器的連接，實(shí)現(xiàn)函數(shù)B3；參考以上求解方法，實(shí)現(xiàn)函數(shù)B2。74LS153數(shù)據(jù)選擇器輸出： 函數(shù)B1和B0邏輯式為：Y1（a）BIN/OCT01276543210ENA0A1A2Y0Y2Y3FY5Y6Y7&EN012345671A30&B0Y4(1)S1 S2S3BIN/OCT01276543210ENY8Y9Y10Y11FY13Y14Y15&EN01234567Y12(2)&B1&B2&B3A0（b）D0D1D2D3FMUXEN010123G021C1A2MUXEN010123G02A1D4D5D6D7A0習(xí)題

24、3.14圖（c）1001B0MUXEN010123G020MUXEN010123G02A110100A3111MUXA1A2A0EN0G02012345677B3001000MUXA1A2A0EN0G02012345677111B2B10利用對照法，令D10=1，D11=0，D12=0，D13=1，則F1=B1；令D20=1，D21=0，D22=1，D23=0，則F2=B0。74LS153連接成8選1數(shù)據(jù)選擇器的輸出： 74LS153的擴(kuò)展電路如圖習(xí)題3.14（b）所示。變換函數(shù)B3和B2的邏輯式： 利用對照法，令D0= D1= D2= D3= D4=A3，D5=D6=D7=1，則F=B3。選

25、擇另一8選1數(shù)據(jù)選擇器，利用對照法，令D0= D5=D6=D7=0，D1= D2= D3= D4=1，則F=B2。用74LS153數(shù)據(jù)選擇器實(shí)現(xiàn)的電路如習(xí)題圖3.14（c）所示。習(xí)題3.17 分別用4選1集成電路74153和8選1集成電路74151實(shí)現(xiàn)下列函數(shù)。（1）；（2）；（3）；（4）。解：題目給出的函數(shù)最多為4變量函數(shù)，而4選1數(shù)據(jù)選擇器適于實(shí)現(xiàn)3變量以下的邏輯函數(shù)，若需實(shí)現(xiàn)4變量函數(shù)，可以采用先擴(kuò)展，再實(shí)現(xiàn)函數(shù)的方法。8選1數(shù)據(jù)選擇器適于實(shí)現(xiàn)4變量以下的邏輯函數(shù)。4選1數(shù)據(jù)選擇器74153函數(shù)式為：4選1數(shù)據(jù)選擇器74153擴(kuò)展為8選1數(shù)據(jù)選擇器以及8選1數(shù)據(jù)選擇器74151函數(shù)式為

26、：（1）實(shí)現(xiàn)函數(shù)用4選1數(shù)據(jù)選擇器74153實(shí)現(xiàn)設(shè)計(jì)，對照74153函數(shù)式以及設(shè)計(jì)函數(shù)式，令A(yù)1=A，A0=B，D0= D1=C，D3=1，電路如習(xí)題圖3.17（a）所示。用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)設(shè)計(jì)，用對照法，令A(yù)2=A，A1=B，A0=C，D1= D3= D4= D6= D7=1， D0= D2= D5=0，電路如習(xí)題圖3.17（b）所示。（2）實(shí)現(xiàn)函數(shù)用4選1數(shù)據(jù)選擇器74153實(shí)現(xiàn)設(shè)計(jì)，令A(yù)1=A，A0=B，D2= D3=1，電路如習(xí)題圖3.17（c）所示。SB（b）1MUXEN010123G020A0101MUXBACEN0G02012345677FF（a）（d）（c）A0A

27、1D0D1D2D31CA1A2A0S10101B1MUXEN010123G020A0111MUXBACEN0G02012345677FFA0A1D0D1D2D31CSA1A2A0S1101010D2D3習(xí)題3.17圖C(A0)（f）1MUXEN0123G02B(A1)001MUXBACEN0G02012345677FF（e）D0D11DA1A2A0S111D6D70EN0123D4D5A(A2)S11DD0D6D7C(A0)（h）0MUXEN0123G02B(A1)011MUXBACEN0G02012345677FF（g）D4D5DA1A2A0S001D2D31EN0123D0D1A(A2)S

28、11D1用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)設(shè)計(jì)，令A(yù)2=A，A1=B，A0=C，D0= D2= D4= D5= D6=D7=1，D1=D3=0，電路如習(xí)題圖3.17（d）所示。（3）實(shí)現(xiàn)函數(shù)首先將4選1數(shù)據(jù)選擇器74153，擴(kuò)展為8選1數(shù)據(jù)選擇器，令A(yù)2=A，A1=B，A0=C，D0= D4= D6=1，D1= D2= D5= D，D7=0，電路如習(xí)題圖3.17（e）所示。用8選1數(shù)據(jù)選擇器74151的連接方式與習(xí)題圖3.17（e）所示完全相同，A2=A，A1=B，A0=C，D0= D4= D6=1，D1= D2= D5= D，D7=0，電路如習(xí)題圖3.17（f）所示。（4）實(shí)現(xiàn)函數(shù) 參考（3）的設(shè)計(jì)過程，令A(yù)2=A，A1=B，A0=C，D0= D5= D7=1，D1= D2= D6= D， D3= D4=0，用74153和74151實(shí)現(xiàn)的電路如習(xí)題圖3.17（g）和（h）所示。習(xí)題3.18 組合電路的邏輯框圖如習(xí)題圖3.18所示。試分析輸出F3F2F1F0與B3B2B1B0的關(guān)系。SA0A1A2111000SA0A1A2習(xí)題3.