集成電路中的器件結構

1、第3章 集成電路中的器件結構31 電學隔離的必要性和方法 第2章中給出了二極管、雙極型晶體管和MOS場效應晶體管的截面剖圖(見圖214、圖219和圖231)。圖中顯示了這些器件的主要特征，但這種結構不能直接用于集成電路之中，在集成電路中它們的結構要復雜得多。 一塊集成電路中含有百萬以至千萬個二極管、晶體管以及電阻、電容等元件，而且它們都是做在一個硅芯片上，即共有同一個硅片襯底。因此，如果不把它們在電學上一一隔離起來，那么各個元器件就會通過半導體襯底相互影響和干擾，以至整個芯片無法正常工作，這是集成電路設計和制造時首先要考慮的問題。為此要引入隔離技術，然后在隔離的基礎上根據電路要求把相關的各元器

2、件端口連接起來，以實現電路的功能。 在現代集成電路技術中，通常采用以下兩種電學隔離方法：通過反向PN結進行隔離；采用氧化物(二氧化硅)加以隔離。這兩種方法能較好地實現直流隔離，其缺點是都會增加芯片面積并引入附加的電容。 現以MOS管為例說明反向PN結的隔離作用。如在一個硅片襯底上有兩個N溝 MOS管，其結構與PN結的隔離作用見圖31。 圖3一l PN結隔離作用 在每個N溝MOS管的源與襯底之間加一負偏壓或將兩者直接短路后接地，就可防止電流流向襯底。同時由于兩管的漏端總是處于正電壓，漏與襯底結處于反向，溝道與襯底之間也形成一反向結，因此兩個MOS管之間在電學上也就被隔離。 這是MOS場效應晶體管

3、在結構上的一個固有優(yōu)點，即可以利用MOS管本身的PN結實現隔離而不需增加新的PN結。對于雙極型晶體管常采用氧化物隔離方法，即在形成三極管區(qū)域的四周構筑一隔離環(huán)，該隔離環(huán)為二氧化硅絕緣體，因而集成電路中的各個三極管之間，以及各三極管與其他元件(如電阻、電容等)之間是完全電隔離的。氧化物隔離的示意圖見圖32。圖中有兩個三極管，每個三極管四周被二氧化硅所包圍，因而這兩個三極管在電學上完全被隔離，其橫截面圖將示于33節(jié)中的圖35。32二極管的結構 用于集成電路中的二極管，其制作步驟和實際結構示于圖33。 圖3-3集成電路中二極管的制作步驟 在集成電路中，要求二極管的兩個引出端(P端和N端)必須在芯片的

4、上方引出(而不是像圖214那樣，N端在下方引出)，此外還要考慮二極管與芯片中其他元器件的隔離。為此先在P型襯底材料上通過外延生長得到一層很薄的N型外延層(如圖33(a)所示)，然后在指定的區(qū)域進行P型雜質擴散，形成N型“島”(如圖33(b)所示)，同時形成 PN結隔離區(qū)，二極管就在此N型“島”內制作。再形成P型區(qū)(如圖33(c)所示)，P型區(qū)與N型外延層形成PN結。最后形成N型區(qū)，N型區(qū)是為了得到與N型外延層的歐姆連接。由金屬鋁作為引出端的一個完整的二極管結構示于圖33(d)。33雙極型晶體管的結構 圖219那種簡單的三極管結構是無法用于集成電路中的，如果有兩個三極管同時制作在一個芯片上，那它

5、們的收集極就相連了。為此要對這種三極管結構作重大的修改。 首先是在三極管的下方形成一PN結，使收集極與襯底隔離。對于NPN三極管，采用P型硅片襯底。用外延生長方法先形成一薄的N型外延層，三極管本身就制作在這一薄外延層上。制作時先在指定的區(qū)域進行P型雜質擴散，形成P型基區(qū)；再在基區(qū)內指定的區(qū)域進行N型雜質擴散，形成N型發(fā)射區(qū)。其截面圖見圖34。 圖3-4用PN結隔離三極管與襯底 其次是設法用氧化物(二氧化硅)把每一個三極管包圍起來，將各個三極管在橫向上相互隔離起來，這示于圖35。 圖3-5兩個完全隔離的NPN三極管 但這樣的結構仍然存在缺點，由于收集極電流必須橫向流過外延層才能到達收集極，而收集

6、區(qū)有一個很大的串聯電阻，因而三極管的電學特性很差。為了減小這一收集區(qū)電阻，必須增加兩個N+型區(qū)。一個是稱為“埋層”的N型層，它在外延層生長前就設法在 P型襯底上形成，其目的是減小收集區(qū)的橫向電阻。另一個是在收集極接觸處下面形成一N+型區(qū)，以減小收集極串聯電阻，通常這一步是與N發(fā)射區(qū)同時形成的。具有埋層結構的NPN雙極型晶體管見圖36。 當然對于雙極型晶體管也可以采用PN結環(huán)實現隔離，如圖37所示。從圖中可以看出，一個重摻雜的P+環(huán)圍繞此NPN三極管，該P環(huán)一直深入到P型襯底區(qū)，因而可 圖3-6具有埋層結構的NPN雙極型晶體管圖3-7采用PN結環(huán)隔離的NPN雙極型晶體管以同時實現橫向和縱向的PN

7、結隔離。但是PN結隔離環(huán)的寬度要比氧化物環(huán)寬，而且電容量也較大，所以近年來已不常使用。 另一種隔離技術稱為槽隔離(trench isulation)。它是在三極管的四周通過腐蝕方法形成一個槽環(huán)，槽的內壁生長出一薄氧化層，再填充進多晶硅。此方法的優(yōu)點是槽環(huán)所占面積較小，但制造工藝較復雜，成本較高，只在某些要求較高的電路中使用。 為減小尺寸而改進得到的較完善的三極管結構示于圖38。在這種改進結構中，首先在基區(qū)與收集區(qū)之間插入氧化層，以防止兩者非?？拷鼤r的相互影響。該氧化層的存在還使基區(qū)與收集極區(qū)金屬接觸的位置不再要求非常嚴格的定位，從平面設計上，基區(qū)與發(fā)射區(qū)也可以延伸到P型基區(qū)的邊緣，而不再需要留

8、有間隙(與圖36相比)。經改進后采用氧化物隔離的三極管尺寸可以小于10 m x10m。圖3-8一種較完善的NPN雙極型晶體管結構34 MoS場效應晶體管的結構341 場氧化層的作用 在31節(jié)中談到，MOS管可以利用自身的PN結實現電學隔離。但如果在兩個 MOS管之間有一金屬導線通過，那就會形成一寄生MOS管，如圖39所示。 該金屬導線被認為是此寄生MOS管的柵極，兩端為源區(qū)和漏區(qū)。如果此寄生MOS管偶然處于開啟狀態(tài)而引起了漏源電流，即使這一電流很小也會使整個電路功能發(fā)生混亂。為了防止這一現象的發(fā)生，在各MOS管之間設法生長出一比較厚的二氧化硅層，使它們在橫向上完全隔離，見圖310。我們常稱此二

9、氧化硅層為場氧化層(field oxide layer)。這一較厚氧化層的存在，使寄生MOS管的閾值電壓升高了。寄生MOS管的閾值電壓可設計成高于電路中的電源電壓，由于通常電路中金屬導線上的電壓不會大于電源電壓，所以此寄生MOS管就永遠處于關閉狀態(tài)，因而起到橫向隔離作用。 MOS管本身所處的區(qū)域稱為有效區(qū)，其四周為場氧化區(qū)。MOS管的漏極和源極的金屬接觸在有效區(qū)內，柵極的金屬接觸則可在有效區(qū)外，三者的金屬連線在場氧化層上通過。一個完整的N溝MOS管結構的截面圖和頂視圖見圖311。 圖3一11 N溝MOS管結構的截面圖和頂視圖3。42 CMOS電路的結構 一種既包含N溝MOS管又包含P溝MOS管

10、的電路稱為互補型MOS電路(complementary MOS)，簡稱CMOS電路。為了使兩種不同類型的MOS管做在同一硅片襯底上，就先要在硅襯底上形成一N阱(N-well)或P阱(P-well)。 現以N阱為例，P溝MOS管應設法制作在N阱中，而N溝MOS管則應直接制作在襯底上，如圖312所示。 圖312 N阱CMOS的原理圖 如果在硅片襯底上先形成P阱，則N溝MOS管制作在P阱中，而P溝MOS管直接制作在襯底上。近代的cMOs電路也有采用雙阱工藝的，即在襯底的高阻率的外延層上分別形成P阱和N阱，然后N溝MOS管和P溝MOS管就分別制作在P阱和N阱中。 采用場氫化屢隔離的CMOS電路結構示于

11、圖313。 圖3-13采用場氧化層隔離的CMOS電路結構35電阻的結構 一般在集成電路中很少使用電阻，特別是在MOS電路中，即使需要也用MOS管來代替。但在某些集成電路中，例如雙極型電路中還需要采用電壓與電流具有線性關系的電阻。 對于雙極型電路中的電阻，它的制作過程可與雙極型晶體管的制作同時進行，并利用雙極型晶體管中的某一層來形成電阻，如圖314所示。從圖中可看出，這是利用NPN晶體管的P型基區(qū)擴散層作為電阻，因為P型層的電阻率比較易于得到所要求的電阻值(電阻值限于10 k以下)。在P型層的兩端有該電阻的連接端(圖中的A和B)。在縱向方向仍采用PN結隔離，橫向方向則利用氧化物隔離。但這樣得到的

12、電阻，其電阻的絕對值較難以控制。為得到精確的電阻值，常利用多晶硅薄膜來制作電阻。該多晶硅薄膜是通過“淀積”方法沉積在二氧化硅的上面，其面積和厚度都需精確控制，因而工藝復雜度增加，一般只在特殊需要時才采用這一方法。 圖3-14雙極型電路中的電阻36電容的結構 集成電路中的電容可以利用反向偏置時的PN結電容來獲得。但這樣的電容，其電容量是反向偏壓的函數，因而電容值會隨電壓而變化，比較好的方法是利用金屬與擴散區(qū)、多晶硅與金屬、兩層多晶硅或兩層金屬之間形成的平行板電容來構成電容。一種利用金屬與擴散區(qū)形成的平板電容示于圖315。上電極為金屬鋁，下電極為擴散N層，兩平板之間的介質為二氧化硅層。 圖315金

13、屬與擴散區(qū)形成的電容 (a)工藝復合圖； (b)橫截面圖 通常這種電容器所占面積較大，一個100 pF的電容在芯片上所占的面積往往要超過100個晶體管所占的面積，因而在集成電路中，實現電容的相對成本與用分立元件實現電容時的相對成本是不同的。一般地，在集成電路中，電容的成本要高于電阻，電阻的成本要高于晶體管，因此，在集成電路的設計中應盡可能地避免采用電阻和電容這類元件。37接觸孔、通孔和互連線為了使各類器件的端口能夠被引出，在集成電路制造時需在表面的二氧化硅層上指定的位置處開出一個孔，這個孔稱之為接觸孔(contact)。這個孔位置處的硅被暴露出來后，直接淀積上金屬層，使金屬與硅直接接觸形成歐姆

14、接觸。 另一種孔稱為通孔(via)，用于多層金屬連線之間的直接連通。它是在兩層金屬之間的絕緣層上開出一個孔，在淀積上一層金屬連線時，使金屬物進入孔中而使上下兩層金屬連線連接。 棒觸孔與通孔的示意圖見圖316。 圖3-16接觸孔與通孔的示意圖 集成電路中的互連線通常采用金屬線，如鋁線或含有少量硅的鋁線，近年也采用銅來作為互連線。除了金屬互連線外，有時也用多晶硅作為互連線，但因多晶硅的電阻率較高，所以只能作為短距離互連之用。 33 MOS電容 MOS電容分兩類：一類是參與運算的專門制作的MOS電容，例如開關電容網絡中的積分電容和等效電阻用電容，這類電容要求電容值相對準確而穩(wěn)定；另一類是MOS管極間

15、電容和寄生電容，這類電容越小越好，大了會影響電路的帶寬、工作速度或造成運算誤差。331用作單片電容器的Mos器件特性 專門使用MOs電容的器件相當于二端器件，如圖312所示。其中，圖312(a)為 MOS電容結構，多晶硅和N+擴散區(qū)構成電容器CAB的兩極，二氧化硅(Si02)為絕緣層。圖312(b)中，Cp為N+區(qū)與襯底之間的寄生電容。 圖312單片MOS電容器結構a) 單片MOS電容器結構；(b)MOS電容模型 單位面積電容Cox為 r1 E01si02 h一、=-總的MOS電容為 CAB一吒··L=CoAG (321)其中，Ac一·L為MOS電容的面積，。為氧

16、化層厚度。 例如，t。一100 nm，0ssio。=346×10-1Fm，那么 Cox：346X_1再0-j'IFm一346×10一pF弘m2 100×10。m 。 “因此，要獲得一個C=346 pF的MOS電容，需要硅片面積為10m2，相當于25只晶體管的面積。由此可知，要獲得一個比較大的MOS電容是比較困難的。332 MoS管的極間電容和寄生電容 MOS管的極間電容存在于4個端子中的任意兩端之間，這些電容的存在影響了器件和電路的高頻交流特性。如圖313所示，這些電容包括以下幾部分： (1)柵極和溝道之間的氧化層電容C1Cox·AG=Cox&#

17、183;L。 (2)襯底和溝道之間的耗盡層電容C。 (3)多晶硅柵與源、漏之間交疊而形成的電容C3、C4。 (4)源、漏與襯底之間的結電容C5、C6。 圖313 MOS管的柵電容及寄生電容 (口)結構圖；(6)等效電路 對于柵電容C1，隨著Uas從負向正變化，其電容的變化規(guī)律如圖314所示。當Ucs為負時，將襯底中的空穴吸引到氧化層界面，我們稱此處為“積累區(qū)”。隨著Ucs負壓變小，界面空穴密度下降，在氧化層下開始形成耗盡層，器件進入弱反型狀態(tài)。總電容為Cox與cdep的串聯電容，總電容減小。隨著Ucs為正且進一步加大超過UTH時，器件進入強反型層狀態(tài)，導電溝道出現，Cox本不變。 例如，t。一

18、100 nm，0ssio。=346×10-1Fm，那么 Cox：346X_1再0-j'IFm一346×10一pF弘m2 100×10。m 。 “因此，要獲得一個C=346 pF的MOS電容，需要硅片面積為10m2，相當于25只晶體管的面積。由此可知，要獲得一個比較大的MOS電容是比較困難的。332 MoS管的極間電容和寄生電容 MOS管的極間電容存在于4個端子中的任意兩端之間，這些電容的存在影響了器件和電路的高頻交流特性。如圖313所示，這些電容包括以下幾部分： (1)柵極和溝道之間的氧化層電容C1Cox·AG=Cox·L。 (2)襯底

19、和溝道之間的耗盡層電容C。 (3)多晶硅柵與源、漏之間交疊而形成的電容C3、C4。 (4)源、漏與襯底之間的結電容C5、C6。 圖313 MOS管的柵電容及寄生電容 (口)結構圖；(6)等效電路 對于柵電容C1，隨著Uas從負向正變化，其電容的變化規(guī)律如圖314所示。當Ucs為負時，將襯底中的空穴吸引到氧化層界面，我們稱此處為“積累區(qū)”。隨著Ucs負壓變小，界面空穴密度下降，在氧化層下開始形成耗盡層，器件進入弱反型狀態(tài)?？傠娙轂镃ox與cdep的串聯電容，總電容減小。隨著Ucs為正且進一步加大超過UTH時，器件進入強反型層狀態(tài)，導電溝道出現，Cox本不變。 圖314 MOS柵電容與UGS關系曲

20、線 為了減小電容，可將一個尺寸較大的管子改為兩個尺寸較小的管子，并聯成“折疊”結構，在W/L的情況下有利于減小結電容，如圖315所示。 圖3一15"折疊”結構可減小結電容 (a)尺寸大的MOS管(b)折疊結構的MOS管 34 MOS管的Spice模型參數 目前許多數?；旌嫌嬎銠C仿真軟件的內核都是Spice。計算機仿真(模擬)的精度很大程度上取決于器件模型參數的準確性和算法的科學先進性。了解Spice模型參數的含義對于正確設計集成電路是十分重要的。表32給出MOS管的Spice主要模型參數的符號·、含義和O5 dm工藝的參數典型值. t 典型值(0.5肛m工藝) 符號 單位 含 義