基于VHDL的數(shù)字頻率計(jì)設(shè)計(jì)-

1、【標(biāo)題】基于VHDL的數(shù)字頻率計(jì)設(shè)計(jì) 【作者】冉合高 【關(guān)鍵詞】VHDL  硬件描述語(yǔ)言  數(shù)字頻率計(jì)  設(shè)計(jì)  仿真  硬件測(cè)試 【指導(dǎo)老師】李金田 【專(zhuān)業(yè)】電子信息科學(xué)與技術(shù) 【正文】1 緒論1.1 數(shù)字頻率計(jì)設(shè)計(jì)現(xiàn)狀隨著電子技術(shù)的飛速開(kāi)展，各類(lèi)分立電子元件及其所構(gòu)成的相關(guān)功能單元，已逐步被功能更強(qiáng)大、性能更穩(wěn)定、使用更方便的集成芯片所取代。由集成芯片和一些外圍電路構(gòu)成的各種自動(dòng)控制、自動(dòng)測(cè)量、自動(dòng)顯示電路普及各種電子產(chǎn)品和設(shè)備。數(shù)字系統(tǒng)和數(shù)字設(shè)備已廣泛應(yīng)用于各個(gè)領(lǐng)域，更

2、新?lián)Q代速度可謂日新月異。 在電子系統(tǒng)非常廣泛的應(yīng)用領(lǐng)域內(nèi)，到處可以見(jiàn)到處理離散信息的數(shù)字電路。供消費(fèi)用的微波爐和電視、先進(jìn)的工業(yè)控制系統(tǒng)、空間通訊系統(tǒng)、交通控制雷達(dá)系統(tǒng)、醫(yī)院急救系統(tǒng)等在設(shè)計(jì)過(guò)程中無(wú)一不用到數(shù)字技術(shù)1。數(shù)字電路制造工業(yè)的進(jìn)步，使得系統(tǒng)設(shè)計(jì)人員能在更小的空間內(nèi)實(shí)現(xiàn)更多的功能，從而提高系統(tǒng)可靠性和速度。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用2，實(shí)際的硬件設(shè)計(jì)用到的器件較多，連線比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。隨著復(fù)雜可編程邏輯器件CPLD的廣泛應(yīng)用，以EDA工具作為開(kāi)發(fā)手段，運(yùn)用VHDL語(yǔ)言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高整體的性能和可靠性。數(shù)字頻率計(jì)

3、是現(xiàn)代通信測(cè)量設(shè)備系統(tǒng)中不可缺少的測(cè)量?jī)x器，不但要求電路能產(chǎn)生頻率準(zhǔn)確及穩(wěn)定度高的信號(hào)，而且還能方便的改變頻率。 數(shù)字頻率計(jì)主要實(shí)現(xiàn)方法有直接式、鎖相式、直接數(shù)字式3和混合式四種。直接式的優(yōu)點(diǎn)是速度快、相位噪聲低，但結(jié)構(gòu)復(fù)雜、雜散多，一般只應(yīng)用在地面雷達(dá)中；鎖相式的優(yōu)點(diǎn)是實(shí)現(xiàn)相位同步的自動(dòng)控制，制作頻率高，功耗低，容易實(shí)現(xiàn)系列化、小型化、模塊化和工程化；直接數(shù)字式的優(yōu)點(diǎn)是電路穩(wěn)定、精度高、容易實(shí)現(xiàn)系列化、小型化、模塊化和工程化。隨著單片鎖相式數(shù)字頻率計(jì)的開(kāi)展，鎖相式和數(shù)字式容易實(shí)現(xiàn)系列化、小型化、模塊化和工程化，性能也越來(lái)越好，已逐步成為兩種最為典型，用處最為廣泛的數(shù)字頻率計(jì)。1.2

4、  硬件描述語(yǔ)言綜述1.2.1 硬件描述語(yǔ)言的簡(jiǎn)述硬件描述語(yǔ)言是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語(yǔ)言4。利用這種語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層從抽象到具體逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。以電子設(shè)計(jì)自動(dòng)化EDA工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表，再用專(zhuān)用集成電路ASIC或現(xiàn)場(chǎng)可編程門(mén)陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，目前在美國(guó)硅谷約有90%以

5、上的ASIC和FPGA采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。 硬件描述語(yǔ)言的開(kāi)展至今已有近30年的歷史了，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段：建模、仿真、驗(yàn)證和綜合等。到20世紀(jì)80年代，已出現(xiàn)了上百種硬件描述語(yǔ)言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。但是，這些語(yǔ)言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語(yǔ)言使用戶(hù)無(wú)所適從。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。20世紀(jì)80年代后期，VHDL和Verilog HDL語(yǔ)言適應(yīng)了這種趨勢(shì)的要求，先后成為IEEE標(biāo)準(zhǔn)。 現(xiàn)在，隨著系統(tǒng)級(jí)FPGA以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)變得越來(lái)越重要。傳

6、統(tǒng)意義上的硬件設(shè)計(jì)越來(lái)越傾向于與系統(tǒng)設(shè)計(jì)和軟件設(shè)計(jì)結(jié)合。硬件描述語(yǔ)言為適應(yīng)新的情況迅速開(kāi)展，出現(xiàn)了很多新的硬件描述語(yǔ)言，像Superlog、SystemC、Cynlib C+等等。究竟選擇哪種語(yǔ)言進(jìn)行設(shè)計(jì)，整個(gè)業(yè)界正在進(jìn)行劇烈的討論。因此，完全有必要在這方面作一些比較研究，為EDA設(shè)計(jì)做一些有意義的工作，也為開(kāi)展我們未來(lái)的芯片設(shè)計(jì)技術(shù)打好根底。1.2.2 硬件描述語(yǔ)言的開(kāi)展歷程VHDL 早在1980年，由于美國(guó)軍事工業(yè)需要描述電子系統(tǒng)的方法，美國(guó)國(guó)防部開(kāi)始進(jìn)行VHDL的開(kāi)發(fā)。1987年，由IEEEInstitute of Electrical and Electro- ni

7、cs Engineers將VHDL制定為標(biāo)準(zhǔn)。參考手冊(cè)為IEEE VHDL語(yǔ)言參考手冊(cè)標(biāo)準(zhǔn)草案1076/B版，于1987年批準(zhǔn)，稱(chēng)為IEEE 1076-1987。應(yīng)當(dāng)注意，起初VHDL只是作為系統(tǒng)標(biāo)準(zhǔn)的一個(gè)標(biāo)準(zhǔn)，而不是為設(shè)計(jì)而制定的。第二個(gè)版本是在1993年制定的，稱(chēng)為VHDL-93，增加了一些新的命令和屬性。 雖然有“VHDL是一個(gè)4億美元的錯(cuò)誤這樣的說(shuō)法，但VHDL畢竟是1995年以前唯一制訂為標(biāo)準(zhǔn)的硬件描述語(yǔ)言，這是它不爭(zhēng)的事實(shí)和優(yōu)勢(shì)。同時(shí)它確實(shí)比較麻煩，而且其綜合庫(kù)至今也沒(méi)有標(biāo)準(zhǔn)化，不具有晶體管開(kāi)關(guān)級(jí)的描述能力和模擬設(shè)計(jì)的描述能力。目前的看法是，對(duì)于特大型的系統(tǒng)級(jí)數(shù)字電路設(shè)計(jì)

8、，VHDL是較為適宜的。 實(shí)質(zhì)上，在底層的VHDL設(shè)計(jì)環(huán)境是由Verilog HDL描述的器件庫(kù)支持的5，因此，它們之間的互操作性十分重要。目前，Verilog和VDHL的兩個(gè)國(guó)際組織OVI、VI正在籌劃這一工作，準(zhǔn)備成立專(zhuān)門(mén)的工作組來(lái)協(xié)調(diào)VHDL和Verilog HDL語(yǔ)言的互操作性。OVI也支持不需要翻譯，由VHDL到Verilog的自由表達(dá)。Verilog HDL是在1983年，由GDAGateWay Design Automation公司的Phil Moorby首創(chuàng)的。Phil Moorby后來(lái)成為Verilog-XL的主要設(shè)計(jì)者和Cadence公司的第一合伙人。在19841

9、985年，Phil Moorby設(shè)計(jì)出了第一個(gè)名為Verilog-XL的仿真器。1986年，他對(duì)Verilog HDL的開(kāi)展又作出了另一個(gè)巨大的奉獻(xiàn)：提出了用于快速門(mén)級(jí)仿真的XL算法。隨著Verilog-XL算法的成功，Verilog HDL語(yǔ)言得到迅速開(kāi)展。1989年，Cadence公司收購(gòu)了GDA公司，Verilog HDL語(yǔ)言成為Cadence公司的私有財(cái)產(chǎn)。1990年，Cadence公司決定公開(kāi)Verilog HDL語(yǔ)言，于是成立了OVIOpen Verilog International組織，負(fù)責(zé)促進(jìn)Verilog HDL語(yǔ)言的開(kāi)展。基于Verilog HDL的優(yōu)越性，IEEE于19

10、95年制定了Verilog HDL的IEEE標(biāo)準(zhǔn)，即Verilog HDL 1364-1995。2001年發(fā)布了Verilog HDL 1364-2001標(biāo)準(zhǔn)。在這個(gè)標(biāo)準(zhǔn)中，參加了Verilog HDL-A標(biāo)準(zhǔn)，使Verilog有了模擬設(shè)計(jì)描述的能力。Superlog 開(kāi)發(fā)一種新的硬件設(shè)計(jì)語(yǔ)言，總是有些冒險(xiǎn)，而且未必能夠利用原來(lái)對(duì)硬件開(kāi)發(fā)的經(jīng)驗(yàn)。能不能在原有硬件描述語(yǔ)言的根底上，結(jié)合高級(jí)語(yǔ)言C、C+甚至Java等語(yǔ)言的特點(diǎn)，進(jìn)行擴(kuò)展，到達(dá)一種新的系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言標(biāo)準(zhǔn)呢? Superlog就是在這樣的背景下研制開(kāi)發(fā)的系統(tǒng)級(jí)硬件描述語(yǔ)言6。Verilog語(yǔ)言的首創(chuàng)者Phil Moorby和

11、Peter Flake等硬件描述語(yǔ)言專(zhuān)家，在一家叫Co-Design Automation的EDA公司進(jìn)行合作，開(kāi)始對(duì)Verilog進(jìn)行擴(kuò)展研究。1999年，Co-Design公司發(fā)布了SUPERLOGTM系統(tǒng)設(shè)計(jì)語(yǔ)言，同時(shí)發(fā)布了兩個(gè)開(kāi)發(fā)工具：SYSTEMSIMTM和SYSTEMEXTM。一個(gè)用于系統(tǒng)級(jí)開(kāi)發(fā)，一個(gè)用于高級(jí)驗(yàn)證。2001年，Co-Design公司向電子產(chǎn)業(yè)標(biāo)準(zhǔn)化組織Accellera發(fā)布了SUPERLOG擴(kuò)展綜合子集ESS，這樣它就可以在今天Verilog語(yǔ)言的RTL級(jí)綜合子集的根底上，提供更多級(jí)別的硬件綜合抽象級(jí)，為各種系統(tǒng)級(jí)的EDA軟件工具所利用。至今為止，已超過(guò)15家芯片設(shè)

12、計(jì)公司用Superlog來(lái)進(jìn)行芯片設(shè)計(jì)和硬件開(kāi)發(fā)。Superlog是一種具有良好前景的系統(tǒng)級(jí)硬件描述語(yǔ)言。但是不久前，由于整個(gè)IT產(chǎn)業(yè)的滑坡，EDA公司進(jìn)行大的整合，Co-Design公司被Synopsys公司兼并，形勢(shì)又變得撲朔迷離。 SystemC 隨著半導(dǎo)體技術(shù)的迅猛開(kāi)展，SoC已經(jīng)成為當(dāng)今集成電路設(shè)計(jì)的開(kāi)展方向7。在系統(tǒng)芯片的各個(gè)設(shè)計(jì)中，像系統(tǒng)定義、軟硬件劃分、設(shè)計(jì)實(shí)現(xiàn)等，集成電路設(shè)計(jì)界一直在考慮如何滿(mǎn)足SoC的設(shè)計(jì)要求，一直在尋找一種能同時(shí)實(shí)現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言。 SystemC正是在這種情況下，由Synopsys公司和CoWare公司積極響

13、應(yīng)目前各方對(duì)系統(tǒng)級(jí)設(shè)計(jì)語(yǔ)言的需求而合作開(kāi)發(fā)的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半導(dǎo)體公司和嵌入式軟件公司宣布成立“開(kāi)放式SystemC聯(lián)盟。著名公司Cadence也于2001年參加了SystemC聯(lián)盟。SystemC從1999年9月聯(lián)盟建立初期的0.9版本開(kāi)始更新，從1.0版到1.1版，一直到2001年10月推出了最新的2.0版。1.3 研究背景及意義 數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此，頻率的測(cè)量就顯得更為重要。在數(shù)字電路中，頻率計(jì)屬于時(shí)序電路，

14、它主要由具有記憶功能的觸發(fā)器構(gòu)成。在計(jì)算機(jī)及各種數(shù)字儀表中，都得到了廣泛的應(yīng)用。在CMOS電路系列產(chǎn)品中，頻率計(jì)是用量最大、品種很多的產(chǎn)品。 本文采用的是一種8 b數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率的數(shù)字式頻率計(jì)，其設(shè)計(jì)原理簡(jiǎn)單，電路實(shí)現(xiàn)方便，電路穩(wěn)定、精度高，大大的縮短了生產(chǎn)周期，具有體積小、可靠性高、功耗低等特點(diǎn)。1.4 研究?jī)?nèi)容 本文以VHDL語(yǔ)言通過(guò)Quartus II軟件設(shè)計(jì)的一個(gè)能測(cè)量方波信號(hào)頻率的數(shù)字頻率計(jì)，測(cè)量結(jié)果通過(guò)計(jì)數(shù)器計(jì)數(shù)，由鎖存器保存計(jì)數(shù)結(jié)果，用數(shù)碼現(xiàn)實(shí)管顯示其結(jié)果。頻率測(cè)量范圍為1HZ16MHZ，輸入信號(hào)電壓為50mv

15、5v,測(cè)量精度為10 Hz。 1.5 本章小結(jié) 本章主要簡(jiǎn)述了數(shù)字頻率計(jì)的開(kāi)展現(xiàn)狀，硬件描述語(yǔ)言的開(kāi)展過(guò)程和數(shù)字頻率計(jì)的研究背景及其研究意義，最后簡(jiǎn)述了本文的設(shè)計(jì)指標(biāo)。2 數(shù)字頻率計(jì)的設(shè)計(jì)2.1設(shè)計(jì)框圖數(shù)字頻率計(jì)主要由五局部組成：分頻模塊、測(cè)頻控制模塊、鎖存模塊以及計(jì)數(shù)模塊、譯碼顯示模塊。原理框圖如圖2-1： 圖2-1 原理框圖信號(hào)整型電路：對(duì)被測(cè)信號(hào)進(jìn)行放大整形處理； 分頻模塊： 把標(biāo)準(zhǔn)時(shí)基信號(hào)分頻得到閘門(mén)信號(hào)；測(cè)頻控制信號(hào)模塊：將閘門(mén)信號(hào)信號(hào)整形后，產(chǎn)生標(biāo)準(zhǔn)矩形波，送入計(jì)數(shù)器；計(jì)數(shù)模塊：對(duì)輸入的矩形波進(jìn)行計(jì)數(shù)，

16、并將結(jié)果送到鎖存器中；鎖存模塊：保存計(jì)數(shù)器輸出結(jié)果，保證系統(tǒng)穩(wěn)定顯示數(shù)據(jù)；譯碼顯示模塊：將鎖存器輸出的二進(jìn)制計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)能夠在七段數(shù)碼顯示管顯示的十進(jìn)制結(jié)果，在數(shù)碼顯示管上可以看到頻率測(cè)量結(jié)果。2.2 方案選擇和論證2.2.1 整形放大電路被測(cè)信號(hào)經(jīng)過(guò)LM3900組成的兩級(jí)運(yùn)算放大放大信號(hào)清晰無(wú)雜波，然后再經(jīng)過(guò)兩級(jí)由CD40106 組成的施密特電路整形，可以得到幅度為5V 的標(biāo)準(zhǔn)方波信號(hào)，然后送入計(jì)數(shù)器。此設(shè)計(jì)做到了既可以輸入微弱到30mV 的弱信號(hào)，又可以輸入50V 強(qiáng)信號(hào)；既可以輸入低到1Hz 的低頻信號(hào)，又可以輸

17、入高頻信號(hào)，這是很多數(shù)字頻率計(jì)很難做到的。如圖2.2所示 圖2.2 整形放大電路2.2.2 頻率測(cè)量方案方案一：采用測(cè)周期法。需要有標(biāo)準(zhǔn)信號(hào)的頻率fs，在待測(cè)信號(hào)的一個(gè)周期Tx內(nèi)，記錄標(biāo)準(zhǔn)信號(hào)的周期數(shù)Ns，那么被測(cè)信號(hào)的頻率為：fx=fs/Ns 。這種方法的計(jì)數(shù)值會(huì)產(chǎn)生 1個(gè)脈沖誤差，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值Ns有關(guān)。為了保證測(cè)試精度，測(cè)周期法僅適用于低頻信號(hào)的測(cè)量。 圖2.3 測(cè)周期法原理圖方案二：采用測(cè)頻法。測(cè)頻法8就是在確定的閘門(mén)時(shí)間Tw內(nèi)，記錄被測(cè)信號(hào)的變化周期數(shù)或脈沖個(gè)數(shù)Nx，那么被測(cè)信號(hào)的頻率為：fx=Nx/Tw。

18、這種方法會(huì)產(chǎn)生 1個(gè)誤差，并且測(cè)試精度與計(jì)數(shù)器中記錄的數(shù)值Nx有關(guān)，雖然精度降低，但能測(cè)量的最大頻率較高，且不會(huì)產(chǎn)生溢出。 圖2.4 測(cè)頻法原理圖本文要求測(cè)量頻率不是很高，精度也不是很高，所以采用方案二測(cè)頻法。2.2.3 周期測(cè)量方案方案一 直接周期測(cè)量法：用被測(cè)信號(hào)經(jīng)放大整形后形成的方波信號(hào)直接控制計(jì)數(shù)門(mén)控電路，使主門(mén)開(kāi)放時(shí)間等于信號(hào)周期Tx，時(shí)標(biāo)為T(mén)s的脈沖在主門(mén)開(kāi)放時(shí)間進(jìn)入計(jì)數(shù)器。設(shè)在Tx期間計(jì)數(shù)值為N，可以根據(jù)以下公式來(lái)算得被測(cè)信號(hào)周期：Tx=N*Ts經(jīng)誤差分析，可得結(jié)論：用該測(cè)量法測(cè)量時(shí)，被測(cè)信號(hào)的頻率越高，測(cè)量誤差越大。采用對(duì)多個(gè)周期進(jìn)行計(jì)數(shù)

19、取平均值的方法雖可提高精度，但如果用它測(cè)量0.1Hz信號(hào)時(shí)，每測(cè)一次至少要等待1000s，顯然是不可取的。方案二 等精度周期測(cè)量法：該方法在測(cè)量電路和測(cè)量精度上與直接周期測(cè)量完全相同，只是在進(jìn)行計(jì)算時(shí)公式不同，在周期1/T代換頻率f即可，其計(jì)算公式為T(mén)x=Ts*Ns/Nx從降低電路的復(fù)雜度及提高精度特別是高頻上考慮，適用范圍更廣泛。顯然，方案二遠(yuǎn)好于方案一。因此，選用第二種方案等精度周期測(cè)量法。2.2.4 脈寬測(cè)量方案在進(jìn)行脈沖寬度測(cè)量9時(shí)，首先經(jīng)信號(hào)處理電路進(jìn)行處理，限制只有信號(hào)的50%幅度及其以上局部才能輸入數(shù)字測(cè)量局部。脈沖邊沿被處理得非常陡峭，然后送入測(cè)量計(jì)數(shù)器進(jìn)行

20、測(cè)量。測(cè)量電路在檢測(cè)到脈沖信號(hào)的上升沿時(shí)翻開(kāi)計(jì)數(shù)器，在下降沿是關(guān)閉計(jì)數(shù)器，設(shè)脈沖寬度為T(mén)wx，計(jì)算公式為T(mén)wx=Nx/fs。2.2.5 占空比測(cè)量方案測(cè)一次脈沖信號(hào)的脈寬，記錄其值為T(mén)wx1，然后將信號(hào)反相，再測(cè)一次脈寬并記錄其值為T(mén)wx1，然后將信號(hào)反相，再測(cè)一次脈寬并記錄起值為T(mén)wx2，通過(guò)下式計(jì)算占空比：占空比=Twx1/Twx1+Twx2*100%2.3 本章小結(jié)本章主要介紹了數(shù)字頻率計(jì)的原理框圖,以及各種測(cè)量方案的選擇與論證,加強(qiáng)了對(duì)電路知識(shí)的掌握。明確了設(shè)計(jì)思路，為軟件設(shè)計(jì)奠定了根底。3軟件設(shè)計(jì)3.1 工作原理工作原理是:當(dāng)系統(tǒng)正常工作時(shí),脈沖發(fā)生器提

21、供標(biāo)準(zhǔn)的1HZ輸入信號(hào),經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生器進(jìn)行信號(hào)的變換,產(chǎn)生計(jì)數(shù)信號(hào)。測(cè)量信號(hào)時(shí),將標(biāo)準(zhǔn)信號(hào)經(jīng)分頻所得的閘門(mén)信號(hào)通過(guò)信號(hào)整形電路,產(chǎn)生矩形波送入計(jì)數(shù)模塊。計(jì)數(shù)模塊對(duì)輸入的矩形波進(jìn)行計(jì)數(shù),并將計(jì)數(shù)結(jié)果送入鎖存器中,鎖存器的作用主要是為了保持計(jì)數(shù)結(jié)果及其穩(wěn)定顯示數(shù)據(jù)。顯示譯碼驅(qū)動(dòng)電路將鎖存器輸出的二進(jìn)制計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管顯示頻率測(cè)量結(jié)果。3.2 設(shè)計(jì)流程Altera公司的QuartusII軟件是一個(gè)完全集成化，易學(xué)易用的可編程邏輯器件設(shè)計(jì)和開(kāi)發(fā)系統(tǒng)，它提供一種真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。它所提供的靈活性和高效性是無(wú)可比較定，其豐富的圖形界面，輔之以完整

22、的可即時(shí)訪問(wèn)的在線文檔，使設(shè)計(jì)人員能夠輕松愉快地掌握和使用該軟件。該軟件支持靈活多樣的輸入方式：原理圖輸入，硬件描述語(yǔ)言輸入，波形輸入以及層次設(shè)計(jì)輸入。QuartusII的設(shè)計(jì)輸入處理和校驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試進(jìn)程。它提供豐富的庫(kù)單元供設(shè)計(jì)者使用，包括74系列的全部器件，多種特殊的邏輯宏功能macro-function和參數(shù)化功能模塊library of paramerterized module,LPM,但更為重要的是quartusII 還提供多種編輯輸入法，包括圖形輸入法，VHDL,VerilogHDL和AHDL的文本輸入法，符號(hào)編輯輸入法，以及內(nèi)

23、存編輯輸入法等。Quartus II的設(shè)計(jì)流程如圖4.1所示:    圖4.1  quartus II設(shè)計(jì)流程此外，Quartus II 軟件為設(shè)計(jì)流程的每個(gè)階段提供Quartus II 圖形用戶(hù)界面、EDA 工具界面以及命令行界面?？梢栽谡麄€(gè)流程中只使用這些界面中的一個(gè)，也可以在設(shè)計(jì)流程的不同階段使用不同界面。顯示首次啟動(dòng)Quartus II 軟件時(shí)出現(xiàn)的Quartus II 圖形用戶(hù)界面。Quartus II 圖形用戶(hù)界面如圖4.2所示 圖4.2  Quartu

24、s II 圖形用戶(hù)界面3.3 設(shè)計(jì)方法和規(guī)劃在建立新設(shè)計(jì)時(shí)，應(yīng)重視考慮Quartus II軟件提供的設(shè)計(jì)方法，包括自上而下或自下而上的漸進(jìn)式設(shè)計(jì)流程以及基于模塊的設(shè)計(jì)流程。不管是否使用EDA設(shè)計(jì)輸入和綜合工具，都可以使用這些設(shè)計(jì)流程。Quartus II 軟件同時(shí)支持自上而下和自下而上的編譯流程10。在自上而下的編譯過(guò)程中，一個(gè)設(shè)計(jì)人員或者工程負(fù)責(zé)人在軟件中對(duì)整個(gè)設(shè)計(jì)進(jìn)行編譯。不同的設(shè)計(jì)人員或者IP 提供者設(shè)計(jì)并驗(yàn)證設(shè)計(jì)的不同局部，工程負(fù)責(zé)人在設(shè)計(jì)實(shí)體完成后將其參加到工程中。工程負(fù)責(zé)人從整體上編譯并優(yōu)化頂層工程。設(shè)計(jì)中完成的局部得到適配結(jié)果，當(dāng)設(shè)計(jì)的其他

25、局部改動(dòng)時(shí)，其性能保持不變。自下而上的設(shè)計(jì)流程中，每個(gè)設(shè)計(jì)人員在各自的工程中對(duì)其設(shè)計(jì)進(jìn)行優(yōu)化后，將每一個(gè)底層工程集成到一個(gè)頂層工程中。漸進(jìn)式編譯提供導(dǎo)出和導(dǎo)入功能來(lái)實(shí)現(xiàn)這種設(shè)計(jì)方法。作為底層模塊設(shè)計(jì)人員，您可以針對(duì)他們的設(shè)計(jì)，導(dǎo)出優(yōu)化后的網(wǎng)表和一組分配( 例如LogicLock 區(qū)域)。然后，工程負(fù)責(zé)人將每一個(gè)設(shè)計(jì)模塊作為設(shè)計(jì)分區(qū)導(dǎo)入到頂層工程中。在這種情況下，工程負(fù)責(zé)人必須指導(dǎo)底層模塊設(shè)計(jì)人員，保證每一分區(qū)使用適當(dāng)?shù)钠骷Y源。在完整的漸進(jìn)式編譯流程中，您應(yīng)該認(rèn)識(shí)到，如果以前出于保持性能不變的原因而采用自下而上的方法，那么現(xiàn)在可以采用自上而下方法來(lái)到達(dá)同樣的目的。這一功能之

26、所以重要是出于兩方面的原因。第一，自上而下流程要比對(duì)應(yīng)的自下而上流程執(zhí)行起來(lái)簡(jiǎn)單一些。例如，不需要導(dǎo)入和導(dǎo)出底層設(shè)計(jì)。第二，自上而下的方法為設(shè)計(jì)軟件提供整個(gè)設(shè)計(jì)的信息，因此，可以進(jìn)行全局優(yōu)化。在自下而上的設(shè)計(jì)方法中，軟件在編譯每一個(gè)底層分區(qū)時(shí)，并不知道頂層設(shè)計(jì)其他分區(qū)的情況，因此，必須進(jìn)行資源均衡和時(shí)序預(yù)算。自上而下漸進(jìn)式編譯設(shè)計(jì)流程重新使用以前的編譯結(jié)果，確保只對(duì)修改正的設(shè)計(jì)重新編譯，因此能夠保持設(shè)計(jì)性能不變，節(jié)省編譯時(shí)間。自上而下的漸進(jìn)式編譯流程在處理其他設(shè)計(jì)分區(qū)時(shí)，可以只修改設(shè)計(jì)中關(guān)鍵單元的布局，也可以只對(duì)設(shè)計(jì)的指定局部限定布局，使編譯器能夠自動(dòng)優(yōu)化設(shè)計(jì)的其余局部，從而改良了時(shí)序。在編譯

27、過(guò)程中，編譯器將綜合和適配結(jié)果保存在工程數(shù)據(jù)庫(kù)中。第一次編譯之后，如果對(duì)設(shè)計(jì)做進(jìn)一步的修改，只有改動(dòng)過(guò)的分區(qū)需要重新編譯。完成設(shè)計(jì)修改后，您可以只進(jìn)行漸進(jìn)式綜合，節(jié)省編譯時(shí)間，也可以進(jìn)行完整的漸進(jìn)式編譯，不但能夠顯著節(jié)省編譯時(shí)間，而且還可以保持性能不變。在這兩種情況中，Quartus II 軟件為所選的任務(wù)合并所有的分區(qū)。由于漸進(jìn)式編譯流程能夠防止編譯器跨分區(qū)邊界進(jìn)行優(yōu)化，因此編譯器不會(huì)象常規(guī)編譯那樣對(duì)面積和時(shí)序進(jìn)行大量?jī)?yōu)化。為獲得最正確的面積和時(shí)序結(jié)果，建議您記錄設(shè)計(jì)分區(qū)的輸入和輸出，盡量將設(shè)計(jì)分區(qū)數(shù)量控制在合理范圍內(nèi)，防止跨分區(qū)邊界建立過(guò)多的關(guān)鍵路徑，不要建立太小的分區(qū)，如數(shù)量少

28、于1000的邏輯單元和自適應(yīng)邏輯模塊(ALM)分區(qū)。3.4 模塊電路程序設(shè)計(jì)3.4.1 分頻模塊程序設(shè)計(jì)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FRE_DIVEDE IS   PORT(CLK_1K:IN STD_LOGIC;      CLK_1HZ:OUT STD_LOGIC);END FRE_DIVEDE;ARCHITECTURE RTL OF FRE_DIVEDE IS 

29、;  SIGNAL CNT1:INTEGER RANGE 0 TO 2048;BEGIN    PROCESS(CLK_1K)BEGIN   IF CLK_1K 'EVENT AND CLK_1K='1' THEN     IF CNT1=2047 THEN       CNT1<=0;       CLK_1HZ<='1&

30、#39;     ELSE       CNT1<=CNT1+1;       CLK_1HZ<='0'     END IF;   END IF;END PROCESS;END RTL;由源程序仿真，得到仿真波形，如圖3.1所示：其中 CLK_1K為外接輸入信號(hào)，經(jīng)分頻所的CLK_1HZ的輸出信號(hào)。    &

31、#160;                  圖3.1  分頻模塊仿真波形3.4.2 測(cè)頻控制信號(hào)模塊程序設(shè)計(jì)LIBRARY IEEE;-測(cè)頻控制信號(hào)模塊ZPKZHUSE IEEE.STD_LOGIC_1164.ALL USE IEEE.STD_LOGIC_UNSIGNED.ALL ENTITY ZPKZH ISPORT (CLK: IN STD_LOGIC

32、;-1HZJSEN: OUT STD_LOGIC;      -計(jì)數(shù)器時(shí)鐘使能CLR_JSH:OUT STD_LOGIC;   -計(jì)數(shù)器清零SCXH:OUT STD_LOGIC)      -輸出鎖存信號(hào)END ZPKZH;ARCHITECTURE BEHAV OF ZPKZH ISSIGNAL DIV2CLK:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK= '

33、1'THEN   -1HZ時(shí)鐘2分頻DIV2CLK<=NOT DIV2CLK;END IF;END PROCESS;PROCESS(CLK,DIV2CLK)BEGINIF CLK='1' AND DIV2CLK='1' THENCLR_JSH<='1'                     

34、; -產(chǎn)生計(jì)數(shù)器清零信號(hào)ELSE CLR_JSH<='0'END IF;END PROCESS;SCXH<= NOT DIV2CLK; JSEN<= DIV2CLK;END BEHAV;經(jīng)源程序仿真波形，得到如3.1圖所示波形：(整個(gè)仿真時(shí)間區(qū)域設(shè)為2us，時(shí)間軸周期為100ns)  其中控制信號(hào)時(shí)鐘CLK的頻率取1 Hz，而信號(hào)JSEN的脈寬恰好為1 s，可以用作閘門(mén)信號(hào)。此時(shí)，根據(jù)測(cè)頻的時(shí)序要求，可得出信號(hào)SCXH和CLR_JSH的邏輯描述。在計(jì)數(shù)完成后，即計(jì)數(shù)使能信號(hào)JSEN在1 s的高電平后，利用其反相值的上跳沿

35、產(chǎn)生一個(gè)鎖存信號(hào)SCXH，0.5 s后，CLR_JSH產(chǎn)生一個(gè)清零信號(hào)上跳沿。 圖3.2  測(cè)頻控制信號(hào)模塊波形仿真圖3.4.3 十進(jìn)制計(jì)數(shù)模塊程序設(shè)計(jì)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10B ISPORT (CLK : IN STD_LOGIC;      -定義計(jì)數(shù)信號(hào)RST: IN STD_LOGIC;  &#

36、160;          -定義復(fù)位信號(hào)EN: IN STD_LOGIC;              -定義使能信號(hào)CQ:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);   -定義計(jì)數(shù)輸出信號(hào)END CNT10B;ARCHITECTURE BEHAV OF CNT10B IS  

37、60;        -結(jié)構(gòu)體SIGNAL CQI :STD_LOGIC_VECTOR(31 DOWNTO 0) BEGINPROCESS (CLK, RST, EN )BEGINIF RST ='1' THEN CQI<=(OTHERS=>'0');           -計(jì)數(shù)器復(fù)位ELSIF CLK'E

38、VENT AND CLK='1' THEN            -檢測(cè)時(shí)鐘上升沿IF EN ='1' THEN  CQI<=CQI+1;                   -允許計(jì)數(shù)END IF;END IF;END PROCE

39、SS;CQ<=CQI;END BEHAV;經(jīng)源程序仿真，得到以下的仿真波形，如3.3圖所示：其中此十進(jìn)制計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使能輸入端EN，用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)計(jì)數(shù)允許，低電平時(shí)禁止計(jì)數(shù)。 圖3.3  八位十進(jìn)制計(jì)數(shù)模塊波形仿真圖3.4.4 32位鎖存模塊程序設(shè)計(jì)LIBRARY IEEE;USE IEEE. STD_LOGIC_1164. ALL ENTITY SCQ32B ISPORT(SCXH: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0) DOUT:OUT STD

40、_LOGIC_VECTOR(31 DOWNTO 0) ) END SCQ32B ARCHITECTURE BEHAV OF SCQ32B ISBEGINPROCESS(SCXH ,DIN)BEGINIF SCXH' EVENT AND SCXH ='1' THEN DOUT<=DIN;END IF;END PROCESS;END BEHAV;由鎖存模塊源程序得到仿真波形如圖3.4所示：其中設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。假設(shè)已有32位BCD碼存在于此模塊的輸入口，在信號(hào)SCX

41、H的上升沿后即被鎖存到存放器REG32B的內(nèi)部，并由REG32B的輸出端輸出，然后由實(shí)驗(yàn)板上的7段譯碼器譯成能在數(shù)碼管上顯示輸出的相對(duì)應(yīng)的數(shù)值。 圖3.4  鎖存模塊仿真波形3.4.5 譯碼顯示模塊程序設(shè)計(jì)LIBRARY IEEE; -7 段顯示譯碼器LED7USE IEEE. STD_LOGIC_1164. ALL USE IEEE. STD_LOGIC_UNSIGNED. ALL ENTITY LED7 ISPORT(SIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0) D:OUT

42、 STD_LOGIC_VECTOR(3 DOWNTO 0) ) END LED7;ARCHITECTURE  BEHAV  OF  LED7  ISBEGINPROCESS (SIN)BEGINCASE SIN ISWHEN"0000"=> D<="0000"WHEN"0001"=> D<="0001"WHEN"0010"=> D<="0010"WHEN"001

43、1"=> D<="0011"WHEN"0100"=> D<="0100"WHEN"0101"=> D<="0101"WHEN"0110"=> D<="0110"WHEN"0111"=> D<="0111"WHEN"1000"=> D<="1000"WHEN"1001"=>

44、 D<="1001"WHEN"1010"=> D<="1010"WHEN"1011"=> D<="1011"WHEN"1100"=> D<="1100"WHEN"1101"=> D<="1101"WHEN"1110"=> D<="1110"WHEN"1111"=> D<="

45、;1111"WHEN OTHERS => D<="0000"END CASE;END PROCESS;END BEHAV;經(jīng)源程序仿真，得到波形仿真如圖3.4所示：其中sin為輸入信號(hào)，把鎖存器中結(jié)果送入顯示電路中，由DOUT輸出結(jié)果并顯示出來(lái)。 圖3.4   7段顯示譯碼模塊仿真波形圖3.4.6 數(shù)字頻率計(jì)頂層源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQTEST ISPORT (CLK1kHZ:IN STD_LOGIC;FSI

46、N:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);AA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) BB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) CC:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) DD:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) EE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) FF:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 

47、GG:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) HH:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) END FREQTEST;ARCHITECTURE STRUC OF FREQTEST ISCOMPONENT ZPKZHPORT(CLK:IN STD_LOGIC;-1hzJSEN: OUT STD_LOGIC;-計(jì)數(shù)器時(shí)鐘使能CLR_JSH:OUT STD_LOGIC;-計(jì)數(shù)器清零SCXH:OUT STD_LOGIC) -輸出鎖存信號(hào)END COMPONENT COMPONENT FRE_DIV

48、EDEPORT(CLK_1K:IN STD_LOGIC;    CLK_1HZ:OUT STD_LOGIC);END COMPONENT;COMPONENT CNT10BPORT (CLK : IN STD_LOGIC;-定義計(jì)數(shù)信號(hào)RST: IN STD_LOGIC; -定義復(fù)位信號(hào)EN: IN STD_LOGIC; -定義使能信號(hào)CQ:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);-定義計(jì)數(shù)輸出信號(hào)END COMPONENT COMPONENT SCQ32BPORT(SCXH: IN ST

49、D_LOGIC;DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0) DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ) END COMPONENT COMPONENT LED7PORT(SIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0) D:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) END COMPONENT;SIGNAL TSTEN1:STD_LOGIC;SIGNAL CLR_CNT1:STD_LOGIC;SIGNAL

50、LOAD1:STD_LOGIC;SIGNAL CLOCK5:STD_LOGIC;SIGNAL DTO1:STD_LOGIC_VECTOR(31 DOWNTO 0);SIGNAL CARRY_OUT1:STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL DIN:STD_LOGIC_VECTOR(31 DOWNTO 0) SIGNAL DOUT1 :STD_LOGIC_VECTOR(31 DOWNTO 0) BEGINU1:ZPKZH PORT MAP (CLK=>clock5,JSEN=>TSTEN1,CLR_JSH=>

51、;CLR_CNT1,SCXH=>LOAD1);U2:SCQ32B PORT MAP (SCXH=>LOAD1,DIN=>DTO1,DOUT=>DOUT1);U3:CNT10B PORT MAP (CLK=>fsin,RST=>CLR_CNT1,EN=>TSTEN1,CQ=>DTO1);U4:FRE_DIVEDE PORT MAP(CLK_1K=>CLK1KHZ,CLK_1HZ=>CLOCK5);U5 :LED7 PORT MAP(SIN=> DOUT1(31 DOWNTO 28) ,D=&

52、gt; AA) U6 :LED7 PORT MAP(SIN=> DOUT1(27 DOWNTO 24) ,D=> BB) U7 :LED7 PORT MAP(SIN=> DOUT1(23 DOWNTO 20) ,D=> CC)  U8 :LED7 PORT MAP(SIN=> DOUT1(19 DOWNTO 16) ,D=> DD) U9 :LED7 PORT MAP(SIN=> DOUT1(15 DOWNTO 12) ,D

53、=> EE) U10 :LED7 PORT MAP(SIN=> DOUT1(11 DOWNTO 8) ,D=> FF) U11 :LED7 PORT MAP(SIN=> DOUT1(7 DOWNTO 4) ,D=> GG) U12 :LED7 PORT MAP(SIN=> DOUT1(3 DOWNTO 0) ,D=> HH) END STRUC;由頂層源程序仿真，得到仿真波形如圖3.5所示：測(cè)量頻率結(jié)果為1024HZ，其中CLK為1HZ輸入信號(hào)，F(xiàn)SIN

54、為計(jì)數(shù)脈沖，AA，BB，CC，DD，EE，F(xiàn)F，GG，HH為八位數(shù)字頻率計(jì)顯示信號(hào)，HH為最低位，AA位最高位。該波形能顯示1HZ16MHZ頻率。 圖3.5  頻率計(jì)頂層文件波形由頂層源程序生成的RTL電路圖如圖3.6所示： 圖3.3  數(shù)字頻率計(jì)頂層電路圖3.5 本章小結(jié)本章主要介紹了用軟件編寫(xiě)程序?qū)?shù)字頻率計(jì)進(jìn)行設(shè)計(jì)。首先介紹了應(yīng)用QuartusII軟件的設(shè)計(jì)流程及其設(shè)計(jì)方法，其次用VHDL語(yǔ)言編寫(xiě)數(shù)字頻率計(jì)各模塊程序及其波形仿真，得出最終設(shè)計(jì)電路圖。通過(guò)本章的學(xué)習(xí)對(duì)VHDL編程有了深入的了解，對(duì)學(xué)習(xí)一門(mén)語(yǔ)言有了一定的根

55、底。4 電路仿真4.1  設(shè)計(jì)輸入一個(gè)Quartus II的工程由所有設(shè)計(jì)文件和設(shè)計(jì)有關(guān)的設(shè)置組成。設(shè)計(jì)者可以使用Quartus II的 Block Editor,Text Editor,MegaWizard Plug-InManager(Tools菜單)和EDA設(shè)計(jì)輸入工具建立包括Altera宏功能模塊，參數(shù)化模塊庫(kù)PLM函數(shù)和知識(shí)產(chǎn)權(quán)IP函數(shù)在內(nèi)設(shè)計(jì)。其步驟如下：1編輯設(shè)計(jì)文件建立工作庫(kù)目錄文件夾為D：/200414012123/sheji/，以便設(shè)計(jì)工程工程的儲(chǔ)存，任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程PROJECT，都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有文件的

56、文件夾，此文件夾D：/200414012123/sheji/將被EDA軟件默認(rèn)為工作庫(kù)Word library，不同的設(shè)計(jì)工程最好放在不同的文件夾中，同一工程的所有文件都必須放在同一個(gè)文件夾中。輸入源程序。翻開(kāi)Quartus II，選擇File|New命令。在New窗口中的Device design file中選擇硬件設(shè)計(jì)文件類(lèi)型為VHDL FILE，然后在VHDL文本編輯窗口輸入頻率計(jì)頂層VHDL源程序sheji,如圖4.3所示。 圖4.3  VHDL文本編輯窗口文件存盤(pán)。選擇File|Save as命令，找到已設(shè)立的文件夾D：/200414012123/sheji/，存

57、盤(pán)文件名應(yīng)與實(shí)體名一致。2建立工程工程使用New project wizardFile菜單建立新工程。編輯新工程時(shí)，可以為工程指定工作目錄，指定工程名稱(chēng)以及指定頂層設(shè)計(jì)實(shí)體的名稱(chēng)。還可以指定要在工程中使用設(shè)計(jì)文件，其他源文件，用戶(hù)庫(kù)和EDA工具，以及目標(biāo)器件或者讓Quartus II軟件自動(dòng)選擇。其步驟如下：選擇File|New project wizard命令，在對(duì)話(huà)框中輸入存盤(pán)路徑，再按Next；將設(shè)計(jì)文件參加工程中，單擊下方的NEXT按鈕，在彈出的對(duì)話(huà)框中單擊File中的文件，將與工程相關(guān)的所有VHDL文件參加工程中，再單擊Next；選擇仿真器和綜合器。在彈出的對(duì)話(huà)框中選擇仿真器和綜合類(lèi)

58、型，如果都選None，表示選Quartus II 中自帶的仿真器和綜合器，在單擊Next；選擇目標(biāo)芯片。再單擊Next；彈出“工程設(shè)置統(tǒng)計(jì)對(duì)話(huà)框。最后單擊Finish，設(shè)置結(jié)束。4.2 編譯綜合QUARTUS II編譯器是由一系列處理模塊構(gòu)成，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)工程檢錯(cuò)，邏輯綜合，結(jié)構(gòu)綜合，輸出結(jié)果的編譯配置，以及時(shí)序分析。在這一過(guò)程中將設(shè)計(jì)工程適配到CPLD/FPGA器件中，同時(shí)產(chǎn)生多種用途的輸出文件，如功能能夠和時(shí)序仿真，器件編譯的目標(biāo)文件等。編譯器首先從工程設(shè)計(jì)文件間的層次描述中提取信息，每個(gè)低層次文件中的錯(cuò)誤信息工設(shè)計(jì)者排除。而后將這些層次構(gòu)建一個(gè)結(jié)構(gòu)化的，以網(wǎng)表文

59、件表達(dá)的電路原理圖文件，并把各層次中所有文件結(jié)合成一個(gè)數(shù)據(jù)包，以便更有效地處理。編譯前，設(shè)計(jì)者可以通過(guò)各種不同的設(shè)置，告訴編譯器使用各種不同的綜合和適配技術(shù)，以便提高設(shè)計(jì)工程的工作速度。在編譯過(guò)程中以及編譯完成后，設(shè)計(jì)者可從編譯報(bào)告窗中獲取詳細(xì)的編譯結(jié)果，以便及時(shí)調(diào)整設(shè)計(jì)方案。上面工作做好后，執(zhí)行Quartus II主窗口的Processing菜單的Start compilation選項(xiàng)，啟動(dòng)全程編譯，編譯成功后的工程管理窗口如圖4.4 所示。 圖4.4   VHDL的全編譯界面編譯過(guò)程中應(yīng)注意工程管理窗下方的Processing欄中的編譯信息。如果編譯

60、成功，可得到上圖所示的界面，此界面左上角是工程管理窗口，顯示了此工程的結(jié)構(gòu)和使用的邏輯宏單元數(shù)，最下方是編譯處理信息，中間Compilation report欄是編譯報(bào)告工程選擇菜單，單擊其中各項(xiàng)可了解編譯和分析結(jié)果，例如最右邊的Flow summary欄，那么顯示硬件耗用統(tǒng)計(jì)報(bào)告。4.3 仿真測(cè)試該工程編譯通過(guò)后，必須對(duì)其功能和時(shí)序性能進(jìn)行仿真測(cè)試，以驗(yàn)證設(shè)計(jì)結(jié)果是否滿(mǎn)足設(shè)計(jì)要求。整個(gè)時(shí)序仿真測(cè)試流程一般有建立波形文件，輸入信號(hào)節(jié)點(diǎn)，設(shè)置波形參數(shù)，編輯輸入信號(hào)，波形文件存盤(pán)，波形仿真器和分析仿真波形等步驟?，F(xiàn)給出.VWF文件方式的仿真測(cè)試流程。1建立仿真測(cè)試波形文件選擇Quartu

61、s II 主窗口的File菜單的New選項(xiàng)，在彈出的文件類(lèi)型編輯對(duì)話(huà)框中，選擇Other files中的Vector weaveform file項(xiàng)，單擊ok按鈕，即出現(xiàn)如圖4.5所示的波形文件編輯窗口。  圖4.5  波形文件編輯窗口2設(shè)置仿真時(shí)間區(qū)域?qū)τ跁r(shí)序仿真測(cè)試來(lái)說(shuō),將仿真時(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域內(nèi)的十分必要的,通常設(shè)置時(shí)間區(qū)域?qū)⒁暰唧w的設(shè)計(jì)工程而定。本例設(shè)計(jì)中整個(gè)仿真區(qū)域設(shè)為10S,時(shí)間軸為500MS,其設(shè)置步驟是在EDIT菜單中選擇end time,在彈出窗口中time處填入10,單位選擇S,同理在gride size中tmie period輸入500MS,單擊OK按鈕,設(shè)置結(jié)束。(3)輸入工