ALU運算器實驗報告

1、ALU運算器實驗報告ALU運算器實驗報告計算機組成與系統(tǒng)結(jié)構(gòu)算術(shù)邏輯部件實驗報告姓名：同組成員：指導(dǎo)老師:實驗時間：2012年3月28日一、實驗名稱：算術(shù)邏輯部件的設(shè)計二、實驗設(shè)備:DE2-70仿真實驗板三、實驗原理：輸入為兩個4位操作數(shù)A和B,其中，核心部件是能夠進行加減運算的加法器，加法器的輸出除了和、差的結(jié)果Add-Result以外，還有進位標志外，還有進位標志Add-carry、零標志Zero、溢出標志Add-Overflow和標志符號Add-Sign。在操作控制端ALUctr的控制下，在ALU中執(zhí)行“加法”、“減法”、“按位或”、“帶符號整數(shù)比較小于置1”和“無符號數(shù)比較小于置1”等

2、運算，Result作為ALU算的結(jié)果被輸出，同時，零標志Zero和溢出標志Overflow也被作為ALU的結(jié)果標志信息輸出。ALU的操作由一個ALU操作控制信號生成部件產(chǎn)生的控制信號來控制，該控制信號邏輯的輸入是ALUctr信號，輸出有4個控制信號:1、SUBctr用來控制ALU執(zhí)行加法還是減法運算，當(dāng)SUBctr=1時做減法，當(dāng)SUBctr=0時做加法;2、OPctr用來控制選擇哪種運算的結(jié)果作為Result的輸出，因為11條目標指令中只有三種運算結(jié)果可能：加減，按位或和小于置1,所以O(shè)Pctr需要兩位;3、OVctr用來控制是否要進行溢出判斷，當(dāng)OVctr=1時，需要判斷溢出，此時，石結(jié)果

3、發(fā)生溢出，則溢出標志Overflow為1;當(dāng)OVctr=0時，無須判斷溢出，此時，即使結(jié)果發(fā)生溢出，溢出標志Overflow也不為1;4、SIGctr信號控制ALU是執(zhí)行“帶符號整數(shù)比較小于置于1”還是“無符號數(shù)比較小于置1”功能，當(dāng)SIGctr=0,則執(zhí)行“無符號數(shù)比較小于置1”，當(dāng)SIGctr=1,則執(zhí)行“帶符號整數(shù)比較小于置1”。四、實驗結(jié)果：通過控制ALUctr、SUBctr、OVctr、SIGctr以及OPctr等控制端來選擇需要進行的操作，通過撥動開關(guān)來設(shè)置我所需要的操作數(shù)，通過二極管的發(fā)光情況來記錄對操作數(shù)計算后得到的結(jié)果，然后將實際結(jié)果與預(yù)期結(jié)果相匹配，將所有的操作進行過后，比

4、較后發(fā)現(xiàn)實際結(jié)果均與預(yù)期結(jié)果全部一致，實驗驗證成功。五、Verilog源代碼:moduleALU(A,B,ALUctr,Zero,Overflow,Result);parametern=4;inputn-1:0A,B;input2:0ALUctr;outputZero,Overflow;outputn-1:0Result;wireSUBctr,OVctr,SIGctr,SignA,SignB,Cin;wire1:0OPctr;wiren-1:0X,Y,Z,Less,M,N,Add_Result;wireAdd_Carry,Add_Overflow,Add_Sign;assignM=n1'

5、;b0;assignN=n1'b1;assignSUBctr=ALUctr2;assignOVctr=!ALUctr1&ALUctr0;assignSIGctr=ALUctr0;assignOPctr1=ALUctr2&ALUctr1;assignOPctr0=!ALUctr2&ALUctr1&!ALUctr0;assignCin=SUBctr;assignX=BAnSUBctr;assignY=A|B;assignSignA=CinAAdd_Carry;assignSignB=Add_OverflowAAdd_Sign;assignOverflow=A

6、dd_Overflow&OVctr;Adderad(Cin,A,X,Add_Carry,Add_Overflow,Add_Sign,Add_Result,Zero);MUX2_1m1(SignA,SignB,Less,SIGctr);defparamm1.k=1;MUX2_1m2(M,N,Z,Less);MUX3_1m3(Add_Result,Y,Z,Result,OPctr);endmodulemoduleMUX2_1(X,Y,Z,ctr);parameterk=4;inputk-1:0X,Y;outputregk-1:0Z;inputctr;always(XorYorctr)if(

7、ctr)Z<=X;elseZ<=Y;endmodulemoduleMUX3_1(A,B,C,D,ctr);parameterk=4;inputk-1:0A,B,C;outputregk-1:0D;input1:0ctr;always(AorBorCorctr)if(ctr=00)D=A;elseif(ctr=01)D=B;elseif(ctr=10)D=C;endmodulemoduleAdder(Cin,X,Y,Add_Carry,Add_Overflow,Add_Sign,Add_Result,Zero);parameterk=4;inputk-1:0X,Y;inputCin;outputregk-1:0Add_Result;outputAdd_Carry,Add_Overflow,Add_Sign,Zero;regAdd_Carry;assignZero=|Add_Result;assignAdd_Sign=Add_R