EDA期末考試題03(DOC)

1、第1頁共5頁EDA 期末試題密卷一、單項選擇題：（20分）1 . IP 核在 EDA 技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL 等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的 IP 核為。AA.軟 IP B. 固 IP C. 硬 IP D. 都不是2 .綜合是 EDA 設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中， _是錯誤的。DA.綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；D.綜合可理解為，

2、將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。3.大規(guī)模可編程器件主要有 FPGA、CPLD 兩類，下列對 FPGA 結(jié)構(gòu)與工作原理的描述中，正確的是_C_A.FPGA 是基于 :乘積項結(jié)構(gòu)的可編程邏輯器件；B.FPGA 是全稱為復(fù)雜可編程邏輯器件；C.基于 SRAM 勺 FPGA 器件，在每次上電后必須進行一次配置；D.在 Altera 公司生產(chǎn)的器件中， MAX700Q 系列屬 FPGA 結(jié)構(gòu)。4._ 進程中的變量賦值語句，其變量更新是。AA.立即完成；B.按順序完成；C.在進程的最后完成；D.都不對。5.VHDL 語言是一種結(jié)構(gòu)化

3、設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_ 。DA.器件外部特性；B.器件的綜合約束；C.器件外部特性與內(nèi)部功能；D.器件的內(nèi)部功能。6._ 不完整的 IF 語句，其綜合結(jié)果可實現(xiàn)。AA.時序邏輯電路 B.組合邏輯電路C.雙向電路D.三態(tài)控制電路7.子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）指出下列哪些方法是面積優(yōu)化 _ 。B流水線設(shè)計資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法A.B.C.D.8._下列標識符中，是不合法的標識符。BA. StateOB. 9moo n C. Not_Ack_0D. sig nail9

4、._ 關(guān)于 VHDL 中的數(shù)字，請找出以下數(shù)字中最大的一個： _。AA.2#1111_1110#B.8#276#C.10#170#D.16#E#E110._ 下列 EDA 軟件中，哪一個不具有邏輯綜合功能： _ 。BA.Max+Plus IIB.ModelSimC.Quartus II第2頁共5頁D.Syn plify第3頁共5頁、EDA名詞解釋，寫出下列縮寫的中文（或者英文）含義： （10分）1.VHDL 超高速集成電路硬件描述語言2.FPGA 現(xiàn)場可編程門陣列3.RTL 寄存器傳輸級4.SOPC 可編程片上系統(tǒng)5.EAB 嵌入式陣列塊、VHDLg序填空：(10分)下面程序是參數(shù)可定制帶計數(shù)

5、使能異步復(fù)位計數(shù)器的VHDL 描述，試補充完整。-N-bit Up Counter with Load, Count Enable, and-Asynchronous Resetlibrary ieee;use IEEE.std_logic_1164.all;use IEEE .std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity counterisgeneric (width : integer := 8);port(data : in std_logic_vector (width-1 downto 0);load, en,

6、clk, rst :in std_logic;q : out std_logic_vector (width - 1 downto 0);end counter_n;architecture behave ofcounter issignal count : std_logic_vector (width-1 downto 0);beginprocess(clk, rst)beginif rst = 1 thencount 0);- 清零elsif clk event and clk =1 then- 邊沿檢測if load = 1 thencount = data;elsif en = 1

7、thencount = count + 1;end if ;end if;end process;q = count ;end behave;四、VHDLg序改錯：(10分)仔細閱讀下列程序，回答問題1LIBRARY IEEE;2USE IEEE.STD_LOGIC_1164.ALL;33ENTITY CNT10 IS4PORT ( CLK : IN STD_LOGIC ;5Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);6END CNT10;7ARCHITECTURE bhv OF CNT10 IS8SIGNAL Q1 : STD_LOGIC_VECTOR(3 DO

8、WNTO 0);9BEGIN10PROCESS (CLK) BEGIN11IF RISING_EDGE(CLK) begin12IF Q1 9 THEN13Q1=Q1 + 1 ;14ELSE15Q1 0);16END IF;17END IF;18END PROCESS ;19Q | 0 of 0當前編譯的程序文件沒有放在指定文件夾內(nèi)，所以系統(tǒng)找不到WORK 工作庫。第4頁共5頁五、VHDL程序設(shè)計：（15分）設(shè)計一數(shù)據(jù)選擇器 MUX,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來描述該數(shù) 據(jù)選擇器 MUX 的結(jié)構(gòu)體。六、根據(jù)原理圖寫出相應(yīng)的VHDL程序：（15分）SEL(1:0)

9、SEL00011011OTHERS（a）用if語句。（b）用case語句。（c）用when else語句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort ( sel : in std_logic_vector(1 downto 0);Ain, Bin : in std_logic_vector(1 downto 0);Cout : out std_logic_vector(1 downto 0);End mymux;Architecture one of mymux isBeginProcess (sel, ain, b

10、in)BeginIf sel =00 ” then cout = ain or bin;Elsif sel =01 ” then cout = ain xor bin;Elsif sel =10 ” then cout = ain and bin;Else cout cout cout cout cout = ain nor bin; End case;End process;End two;Architecture three of mymux isBeginCout DQ:*CLRNI Fd-Kff:hftl V.WWW*Library ieee;Use ieee.std_logic_11

11、64.all;Entity mycir isPort ( din, clk : in std_logic;Qout : out std_logic);End mycir;Architecture behave of mycir is Signala, b, c;BeginQout = c nand (a xor b);Process (clk)BeginIf clk event and clk =A = din;B = A;C 第5頁共5頁七、綜合題：（20分）（一） 已知狀態(tài)機狀態(tài)圖如圖a 所示；完成下列各題:in a =in a =“01”out a =in a /=“0101st0st3

12、in a /=00”st1zout_a =1000”in a =11in a /=in a /=11st2out a =“1101out a if ina =00 then n_st = st0;Else n_st = st1;End if;Outa if ina =00 then n_st = st1;Else n_st = st2;End if;Outa if ina =“11 ” then n_st = st0;Else n_st = st3;End if;Outa if ina =“11 ” then n_st = st3;Else n_st = st0;End if;Outa n_s

13、t = st0;End case;End process;End one;3.若已知輸入信號如下圖所示，分析狀態(tài)機的工作時序，畫出該狀態(tài)機的狀態(tài)轉(zhuǎn)換值( 制信號(out_a);c_state ）和輸出控clkout aresetc_staten_stateCOMin a圖 b 狀態(tài)機結(jié)構(gòu)圖1.試判斷該狀態(tài)機類型，并說明理由。該狀態(tài)機為 moore 型狀態(tài)機，輸出數(shù)據(jù)outa 和輸入 ina 沒有直接邏輯關(guān)系,序邏輯。2.根據(jù)狀態(tài)圖，寫出對應(yīng)于結(jié)構(gòu)圖 b，分別由主控組合進程和主控時序進程組成的Library ieee;Use ieee.std_logic_1164.all;Entity moor

14、eb isPort (clk, reset : in std_logic;Ina : in std_logic_vector (1 downto 0); Outa : out std_logic_vector (3 downto0);End mooreb;Architecture one of mooreb isType ms_state is (stO, st1, st2, st3);Signal c_st, n_st : ms_state;BeginProcess (clk, reset)BeginIf reset =1 then c_st = st0;Elsif clk event and clk =1 then c st clk, q = addr);U2 : lrom port map (address = addr, q = to_da