《數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)》實(shí)驗(yàn)報(bào)告范文_第1頁
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經(jīng)典word整理文檔,僅參考,雙擊此處可刪除頁眉頁腳。本資料屬于網(wǎng)絡(luò)整理,如有侵權(quán),請聯(lián)系刪除,謝謝!《數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)》實(shí)驗(yàn)報(bào)告范文某某大學(xué)信息學(xué)院2022年至2022年下學(xué)期《數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)》實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱:組合邏輯電路教師:學(xué)號(hào):某某某某某某某某某姓名:序號(hào):33四、實(shí)驗(yàn)數(shù)據(jù)記錄(真值表/時(shí)序波形圖/狀態(tài)轉(zhuǎn)換圖)1.l得到數(shù)字電路的邏輯功能AB·AAB·BAB(1)分析每一級的邏輯表達(dá)式并化簡:因?yàn)椋篩=AiBi·Ai·AiBi·Bi=AiBi·Ai+AiBi·Bi=(Ai+Bi)Ai+(Ai+Bi)Bi=AiBi+AiBi=Ai?Bi某1=YCi-1=Ai?Bi·Ci-1i·AiBi=某i·AiBi=(Ai?Bi)Ci-1·AiBi=(Ai?Bi)Ci-1+AiBi因?yàn)椋簣D中紅框中的兩部分結(jié)構(gòu)相同,只是右邊紅框的一個(gè)輸入從Bi變成了Ci-1,且Y=Ai?Bi所以:Si=(Ai?Bi)?Ci(2)列出真值表(3)總結(jié)該電路的功能觀察真值表可知該邏輯電路的功能是:一位全加器Ai和Bi分別為加數(shù)和被加數(shù);Ci-1為低位向本位的進(jìn)位;Si為本位和;Ci為本位向高位的進(jìn)位。l測試和驗(yàn)證(1)選擇芯片型號(hào)并繪制電路圖(2)電路的仿真實(shí)現(xiàn)結(jié)論:時(shí)序波形圖與真值表表現(xiàn)得信息是匹配的,故驗(yàn)證成功!2.l設(shè)計(jì)分析由上題得:Si=(Ai?Bi)?CiCi=某i·AiBi=某i·AiBi=(Ai?Bi)Ci-1·AiBi=(Ai?Bi)Ci-1+AiBi考慮到由異或門、與或非門(7454)和與非門三種邏輯門實(shí)現(xiàn)邏輯功能因?yàn)椋篠i=(Ai?Bi)?Ci表達(dá)式中不含上述三種邏輯門電路以外的電路故:Si=(Ai?Bi)?Ci所以:Si由兩個(gè)異或門實(shí)現(xiàn)因?yàn)椋簩i=(Ai?Bi)Ci-1+AiBi變換為符合上述三種邏輯門電路的形式為:Ci=(Ai?Bi)Ci-1+AiBi所以:Ci由一個(gè)異或門,一個(gè)與或非門和一個(gè)異或門實(shí)現(xiàn)Y=AB+CDE+FGH+IJ此時(shí):(Ai?Bi)相當(dāng)于上式的A;Ci-1相當(dāng)于上式的B;Ai相當(dāng)于上式的I;Bi相當(dāng)于上式J。使CDE項(xiàng)和FGH項(xiàng)均為低電位其中可向與非邏輯門的輸入輸出同時(shí)輸入(Ai?Bi)Ci-1+AiBi或是一個(gè)輸入端輸入(Ai?Bi)Ci-1+AiBi,另一個(gè)輸入端接高電平以實(shí)現(xiàn)最后的取反功能,此次實(shí)驗(yàn)中,選用第一種方法。l測試和驗(yàn)證(1)選擇芯片型號(hào)并繪制電路圖(2)電路的仿真實(shí)現(xiàn)(3)真值表結(jié)論:此時(shí)序波形圖和真值表分別于與題1的時(shí)序波形圖和真值表相同,故驗(yàn)證成功!五、總結(jié)ü由時(shí)序波形圖可知,此電路存在邏輯競爭,但不存在冒險(xiǎn),不會(huì)對功能產(chǎn)生影響。ü此題中四2輸入與非門74LS00芯片有多種接法,如:(Ai?Bi)接A;Ci-1接B;Ai接C;Bi接D;E接高電平;使FGH項(xiàng)和IJ項(xiàng)為低電平。ü通過本次實(shí)驗(yàn)學(xué)會(huì)了推斷邏輯電路功能的步驟方法。ü學(xué)會(huì)了在限定的邏輯門組合下進(jìn)行邏輯表達(dá)式的變形以達(dá)到實(shí)驗(yàn)要求。ü學(xué)會(huì)了繪制電路圖時(shí)對元器件的合理放置。

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