常用接口電平標(biāo)準(zhǔn)及應(yīng)用

常用接口電平標(biāo)準(zhǔn)及應(yīng)用數(shù)據(jù)北研所硬件部門培訓(xùn)主講：鄭國慶日期：Sunday,March16,2025版次：1.0前言隨著電子技術(shù)的飛速發(fā)展,越來越多的半導(dǎo)體生產(chǎn)廠家不斷推出新的不同接口電平標(biāo)準(zhǔn)的器件.為滿足通信產(chǎn)品高速、低功耗、低成本的需求，幾乎每塊單板上都要集成多片不同接口電平標(biāo)準(zhǔn)的芯片。只有保證了不同接口電平之間可靠的互連才能保證單板的可靠性，進(jìn)而保證系統(tǒng)的穩(wěn)定性。主要內(nèi)容常用邏輯電平標(biāo)準(zhǔn)不同電平標(biāo)準(zhǔn)接口器件互連典型案例分析第一部分

常用接口電平標(biāo)準(zhǔn)

常用接口電平簡介TTL：Transistor-TransistorLogicCMOS：ComplementaryMetalOxide SemiconductorLVTTL：LowVoltageTTLLVCMOS：LowVoltageCMOSECL：EmitterCoupledLogicPECL：Pseudo/PositiveEmitterCoupledLogic CML：CurrentModeLogic常用接口電平簡介LVDS：LowVoltageDifferentialSignalingGTL：GunningTransceiverLogicBTL：BackplaneTransceiverLogicETL：EnhancedtransceiverlogicGTLP：GunningTransceiverLogicPlusHSTL：HighSpeedTransceiverLogicSSTL：StubSeriesTerminatedLogicRS232：EIA-RS-232CTTL接口電平標(biāo)準(zhǔn)TTL電路（即晶體管――晶體管邏輯電路）采用晶體管作為開關(guān)元件，管內(nèi)參與導(dǎo)電的有電子和空穴兩種極性的載流子，是目前雙極型數(shù)字集成電路中用得最多的一種。它具有比較快的開關(guān)速度、比較強(qiáng)的抗干擾能力以及足夠大的輸出幅度，并且?guī)ж?fù)載能力也比較強(qiáng)，所以得到了最為廣泛的應(yīng)用。信號速度一般限制在二、三十MHz以內(nèi),驅(qū)動(dòng)能力一般為幾毫安到幾十毫安，產(chǎn)品設(shè)計(jì)特別是總線設(shè)計(jì)時(shí)必須考慮負(fù)載能力。TTL接口電平標(biāo)準(zhǔn)TTL電平有5V系列、3.3V系列、2.5V系列1.8V系列。3.3V以下系列稱為LVTTL。5V系列TTL電平標(biāo)準(zhǔn)

VCC:(4.5V~5.5V);VOH>=2.4V；VOL<=0.4V；Vt:1.5V；VIH>=2V；VIL<=0.8V

因?yàn)?.4V與5V之間還有很大空閑，對改善噪聲容限并沒什么好處，又會白白增大系統(tǒng)功耗，還會影響速度。所以后來就把一部分“砍”掉了。也就是后面的LVTTL。LTTL接口電平標(biāo)準(zhǔn)3.3V系列TTL電平標(biāo)準(zhǔn)

VCC:(3.0V~3.6V);VOH>=2.4V；VOL<=0.4V；Vt:1.5V；VIH>=2V；VIL<=0.8V。2.5V系列TTL電平標(biāo)準(zhǔn)

VCC:(2.3V~2.7V);VOH>=2.0V；VOL<=0.2V；Vt:1.2V；VIH>=1.7V；VIL<=0.7V更低的LVTTL電平不常用就先不講了，多用在處理器等高速芯片，使用時(shí)查看芯片手冊就OK了。TTL使用注意事項(xiàng)TTL電平一般過沖都會比較嚴(yán)重，可能在始端串22歐或33歐電阻；

TTL電平輸入腳懸空時(shí)是內(nèi)部認(rèn)為是高電平。要下拉的話應(yīng)用1k以下電阻下拉。TTL輸出不能驅(qū)動(dòng)CMOS輸入。CMOS接口電平標(biāo)準(zhǔn)采用絕緣柵場效應(yīng)晶體管作開關(guān)元件稱為MOS集成電路。由PMOS管和NMOS管構(gòu)成的的互補(bǔ)（Complementary）MOS集成電路，簡稱CMOS電路。CMOS電路由于其靜態(tài)功耗極低，工藝簡單、集成度高、工作速度較高，抗干擾能力強(qiáng)，故被廣泛采用。速度范圍與TTL相仿，驅(qū)動(dòng)能力要弱一些。

CMOS電平標(biāo)準(zhǔn)CMOS電平分5V系列、3.3V系列、2.5V系列、1.8V系列。3.3V以下稱為LVCMOS電平。5VCMOS電平標(biāo)準(zhǔn)

VCC:(4.5V~5.5V);VOH>=VCC-0.2V VOL<=0.5V;Vt=2.5V;VIL<=0.3VCC; VIH>=0.7VCCLVCMOS電平標(biāo)準(zhǔn)LVCMOS邏輯電平標(biāo)準(zhǔn)是從5VCMOS邏輯電平關(guān)注移植過來的，所以它的Vih、Vil和Voh、Vol與工作電壓有關(guān)。3.3VLVCMOS電平標(biāo)準(zhǔn)

VCC:(2.7V~3.6V);VOH>=VCC-0.1V VOL<=0.1V;Vt=0.5VCC;VIL<=0.2VCC; VIH>=0.7VCC2.5VLVCMOS電平標(biāo)準(zhǔn)與2.5V邏輯電平標(biāo)準(zhǔn)差別不大

VCC:(2.3V~2.7V);VOH>=2.0V；VOL<=0.2V；Vt:1.2V；VIH>=1.7V；VIL<=0.7VCMOS電路的閂瑣效應(yīng)CMOS結(jié)構(gòu)內(nèi)部寄生有可控硅結(jié)構(gòu)，當(dāng)輸入或輸入管腳高于VCC一定值(比如一些芯片是0.7V)時(shí)，電流足夠大的話，可能引起閂鎖效應(yīng)，導(dǎo)致芯片的燒毀。邏輯門電路的開路門門電路輸出極在集成單元內(nèi)不接負(fù)載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的TTL、CMOS、ECL門分別稱為集電極開路（OC）、漏極開路（OD）、發(fā)射極開路（OE），使用時(shí)應(yīng)審查是否接上拉電阻（OC、OD門）或下拉電阻（OE門），以及電阻阻值是否合適。對于集電極開路（OC）門，其上拉電阻阻值RL應(yīng)滿足下面條件：

（1）：RL<（VCC－Voh）/（n*Ioh＋m*Iih）

（2）：RL>（VCC－Vol）/（Iol＋m*Iil）_

其中n：線與的開路門數(shù)；m：被驅(qū)動(dòng)的輸入端數(shù)。高速邏輯電平器件的產(chǎn)生在通用的電子器件設(shè)備中，TTL和CMOS電路的應(yīng)用非常廣泛。但是面對現(xiàn)在系統(tǒng)日益復(fù)雜，傳輸?shù)臄?shù)據(jù)量越來越大，實(shí)時(shí)性要求越來越高，傳輸距離越來越長的發(fā)展趨勢，TTL和CMOS電路越來越難以滿足要求了，于是ECL、LVDS、CML、GTL、BTL、GTLP、HSTL、SSTL等高速信號應(yīng)運(yùn)而生。ECL電平簡介

ECL(EmitterCoupledLogic)即射極耦合邏輯，是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出接口電路。ECL電路的最大特點(diǎn)是其基本門電路工作在非飽和狀態(tài)，因此ECL又稱為非飽和性邏輯。也正因?yàn)槿绱?，ECL電路的最大優(yōu)點(diǎn)是具有相當(dāng)高的速度。這種電路的平均延遲時(shí)間可達(dá)幾個(gè)ns數(shù)量級甚至更少，速率可達(dá)幾百兆，但相應(yīng)功耗較大，電磁輻射與干擾較大。ECL電平簡介傳統(tǒng)的ECL以VCC為零電壓，VEE為-5.2V電源，VOH=VCC-0.9V=-0.9V，VOL=VCC-1.7V=-1.7V，所以ECL電路的邏輯擺幅較小（僅約0.8V）。當(dāng)電路從一種狀態(tài)過渡到另一種狀態(tài)時(shí)，對寄生電容的充放電時(shí)間將減少，這也是ECL電路具有高開關(guān)速度的重要原因。另外，ECL電路是由一個(gè)差分對管和一對射隨器組成的，所以輸入阻抗大，輸出阻抗小，驅(qū)動(dòng)能力強(qiáng)，信號檢測能力高，差分輸出，抗共模干擾能力強(qiáng)；但是由于單元門的開關(guān)管對是輪流導(dǎo)通的，對整個(gè)電路來講沒有“截止”狀態(tài)，所以電路的功耗較大。ECL電路結(jié)構(gòu)圖PECL電平簡介如果省掉ECL電路中的負(fù)電源，采用正電源的系統(tǒng)(+5V)，可將VCC接到正電源而VEE接到零點(diǎn)。這樣的電平通常被稱為PECL（PositiveEmitterCoupledLogic）。如果采用+3.3V供電，則稱為LVPECL。當(dāng)然，此時(shí)高低電平的定義也是不同的。。PECL輸出結(jié)構(gòu)圖PECL輸出結(jié)構(gòu)它的電路如上圖所示。其中，輸出射隨器工作在正電源范圍內(nèi)，其電流始終存在，這樣有利于提高開關(guān)速度。發(fā)射極開路輸出的結(jié)構(gòu)決定了PECL電路的輸出極是必須加下拉電阻的，否則其輸出級無法正常工作。在5V供電電壓下，下拉電阻一般取值270Ω，在3.3V供電電壓下，下拉電阻一般取值150Ω。標(biāo)準(zhǔn)的輸出負(fù)載是接50Ω至VCC-2V的電平上。在這種負(fù)載條件下，OUT+與OUT-的靜態(tài)電平典型值為VCC-1.3V，OUT+與OUT-輸出電流為14mA。PECL結(jié)構(gòu)的輸出阻抗很低，典型值為4~5Ω，這表明它有很強(qiáng)的驅(qū)動(dòng)能力，但當(dāng)負(fù)載與PECL的輸出端之間有一段傳輸線時(shí)，低的阻抗造成的失配將導(dǎo)致信號時(shí)域波形的振鈴現(xiàn)象。PECL輸入結(jié)構(gòu)圖PECL輸入結(jié)構(gòu)PECL輸入結(jié)構(gòu)如上圖

所示，輸入級是基極輸入，這種結(jié)構(gòu)是需要一定的直流偏置的。它是一個(gè)具有高輸入阻抗的差分對。該差分對共模輸入電壓需偏置到VCC-1.3V，這樣允許的輸入信號電平動(dòng)態(tài)最大。而其內(nèi)部沒有偏置電路，當(dāng)PECL電路之間使用直流耦合方式時(shí)，由于前一級的輸出可以為下一級的輸入提供直流偏置，所以不需要作單獨(dú)直流偏置；如果是交流耦合，必須為下一級的輸入端提供直流偏置。PECL輸入輸出電平指標(biāo)在使用PECL電路時(shí)要注意加電源去耦電路，以免受噪聲的干擾，同時(shí)輸出采用交流還是直流耦合對負(fù)載網(wǎng)絡(luò)的形式將會提出不同的需求。LVDS電平簡介LVDS（LowVoltageDifferentialSignal）即低電壓差分信號，LVDS接口又稱RS644總線接口，是20世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。LVDS技術(shù)的應(yīng)用領(lǐng)域也日漸普遍。在高速系統(tǒng)內(nèi)部、系統(tǒng)背板互連和電纜傳輸應(yīng)用中，驅(qū)動(dòng)器、接收器、收發(fā)器、并串轉(zhuǎn)換器/串并轉(zhuǎn)換器以及其他LVDS器件的應(yīng)用正日益廣泛。接口芯片供應(yīng)商正推進(jìn)LVDS作為下一代基礎(chǔ)設(shè)施的基本構(gòu)造模塊，以支持手機(jī)基站、中心局交換設(shè)備以及網(wǎng)絡(luò)主機(jī)和計(jì)算機(jī)、工作站之間的互連。LVDS電平簡介LVDS的典型工作原理如下圖所示。最基本的LVDS器件就是LVDS驅(qū)動(dòng)器和接收器。LVDS的驅(qū)動(dòng)器由驅(qū)動(dòng)差分線對的電流源組成，電流通常為3.5mA。LVDS接收器具有很高的輸入阻抗，因此驅(qū)動(dòng)器輸出的大部分電流都流過100Ω的匹配電阻，并在接收器的輸入端產(chǎn)生大約350mV的電壓。當(dāng)驅(qū)動(dòng)器翻轉(zhuǎn)時(shí)，它改變流經(jīng)電阻的電流方向，因此產(chǎn)生有效的邏輯“1”和邏輯“0”狀態(tài)。LVDS電平連接示意圖LVDS電平標(biāo)準(zhǔn)LVDS技術(shù)在兩個(gè)標(biāo)準(zhǔn)中被定義：ANSI/TIA/EIA644(1995年11月通過)和IEEEP1596.3(1996年3月通過)。這兩個(gè)標(biāo)準(zhǔn)中都著重定義了LVDS的電特性，包括：①低擺幅（約為350mV）。低電流驅(qū)動(dòng)模式意味著可實(shí)現(xiàn)高速傳輸。ANSI/TIA/EIA644建議了655Mb/s的最大速率和1.923Gb/s的無失真通道上的理論極限速率。②低壓擺幅。恒流源電流驅(qū)動(dòng)，把輸出電流限制到約為3.5mA左右，使跳變期間的尖峰干擾最小，因而產(chǎn)生的功耗非常小。這允許集成電路密度的進(jìn)一步提高，即提高了PCB板的效能，減少了成本。③具有相對較慢的邊緣速率（dV/dt約為0.300V/0.3ns,即為1V/ns）,同時(shí)采用差分傳輸形式，使其信號噪聲和EMI都大為減少，同時(shí)也具有較強(qiáng)的抗干擾能力。所以，LVDS具有高速、超低功耗、低噪聲和低成本的優(yōu)良特性。LVDS的輸入輸出參數(shù)LVDS的應(yīng)用模式①單向點(diǎn)對點(diǎn)（pointtopoint），這是典型的應(yīng)用模式。②雙向點(diǎn)對點(diǎn)（pointtopoint），能通過一對雙絞線實(shí)現(xiàn)雙向的半雙工通信?？梢杂蓸?biāo)準(zhǔn)的LVDS的驅(qū)動(dòng)器和接收器構(gòu)成；但更好的辦法是采用總線LVDS驅(qū)動(dòng)器，即BLVDS,這是為總線兩端都接負(fù)載而設(shè)計(jì)的。③多分支形式(multidrop)，即一個(gè)驅(qū)動(dòng)器連接多個(gè)接收器。當(dāng)有相同的數(shù)據(jù)要傳給多個(gè)負(fù)載時(shí)，可以采用這種應(yīng)用形式。④多點(diǎn)結(jié)構(gòu)（multipoint）。此時(shí)多點(diǎn)總線支持多個(gè)驅(qū)動(dòng)器，也可以采用BLVDS驅(qū)動(dòng)器。它可以提供雙向的半雙工通信，但是在任一時(shí)刻，只能有一個(gè)驅(qū)動(dòng)器工作。因而發(fā)送的優(yōu)先權(quán)和總線的仲裁協(xié)議都需要依據(jù)不同的應(yīng)用場合，選用不同的軟件協(xié)議和硬件方案。為了支持LVDS的多點(diǎn)應(yīng)用，即多分支結(jié)構(gòu)和多點(diǎn)結(jié)構(gòu)，2001年新推出的多點(diǎn)低壓差分信號（MLVDS）國際標(biāo)準(zhǔn)ANSI/TIA/EIA8992001，規(guī)定了用于多分支結(jié)構(gòu)和多點(diǎn)結(jié)構(gòu)的MLVDS器件的標(biāo)準(zhǔn)，目前已有一些MLVDS器件面世。

CML電平簡介CML電平是所有高速數(shù)據(jù)接口中最簡單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。CML常用來做串行數(shù)據(jù)的傳輸，數(shù)據(jù)速率為2.5Gbps或10Gbps。CML接口輸出結(jié)構(gòu)CML接口的輸出電路形式是一個(gè)差分對，該差分對的集電極電阻為50Ω，如下圖

中所示，

輸出信號的高低電平切換是靠共發(fā)射極差分對的開關(guān)控制的，差分對的發(fā)射極到地的恒流源

典型值為16mA，假定CML輸出負(fù)載為一50Ω上拉電阻，則單端CML輸出信號的擺幅為

Vcc~Vcc-0.4V。在這種情況下，差分輸出信號擺幅為800mV，共模電壓為Vcc-0.2V。CML輸出結(jié)構(gòu)圖CML輸出波形若CML輸出采用交流耦合至50Ω負(fù)載，這時(shí)的直流阻抗有集電極電阻決定，為50Ω，CML輸出共模

電壓變?yōu)閂cc-0.4V，差分信號擺幅仍為800mV。在交流和直流耦合情況下輸出波形見圖。CML的輸入結(jié)構(gòu)CML輸入結(jié)構(gòu)有幾個(gè)重要特點(diǎn)，這也使它在高速數(shù)據(jù)傳輸中成為常用的方式，如圖

所示：CML輸入阻抗為50Ω，容易使用。輸入晶體管作為射隨器，后面驅(qū)動(dòng)一差分放大器。CML的輸入輸出參數(shù)三種高速電平的比較這幾種高速邏輯電平在目前都有應(yīng)用，但它們在總線結(jié)構(gòu)、功率消耗、傳輸速率、耦合方式等方面都各有特點(diǎn)。為了便于應(yīng)用比較，現(xiàn)歸納以上三類電平各方面的特點(diǎn)HSTL電平HSTL（HighSpeedTransceiverLogic)是一個(gè)以1.5V輸出緩沖器電源電壓的用于數(shù)字集成電路的接口標(biāo)準(zhǔn)。它是一個(gè)參考電壓標(biāo)準(zhǔn)，它需要一個(gè)0.75V的Vref、一個(gè)1.5V的VCCIO和一個(gè)0.75V的VTT。HSTL電平對參考電平要求比較高(1%精度)。

HSTL類III和類IV要求0.9V的Vref

和1.5V的VCCIO和一個(gè)1.5V的VTT。HSTL標(biāo)準(zhǔn)由JEDEC標(biāo)準(zhǔn)JESD8-6定義。SSTL電平SSTL通常用于高速SDRAM接口。SSTL-II（Stub-SeriesTerminatedfor2.5Volts)標(biāo)準(zhǔn)是一個(gè)電壓參考標(biāo)準(zhǔn)，它需要一個(gè)1.125V的Vref、一個(gè)2.5V的VCCIO和一個(gè)1.125V的VTT。SSTL-2I/O標(biāo)準(zhǔn)JEDEC標(biāo)準(zhǔn)JESD8-9所定義。SSTL-III（Stub-SeriesTerminatedfor3.3Volts)標(biāo)準(zhǔn)需要一個(gè)1.5V的Vref、一個(gè)3.3V的VCCIO和一個(gè)1.5V的VTT。SSTL-3I/O標(biāo)準(zhǔn)JEDEC標(biāo)準(zhǔn)JESD8-8所定義。對參考電平要求比較高(1%)。HSTL和SSTL大多用在300M以下。RS-232電平ＲＳ－２３２Ｃ標(biāo)準(zhǔn)是美國ＥＩＡ(電子工業(yè)聯(lián)合會)與ＢＥＬＬ等公司一起開發(fā)的、于１９６９年公布的通信協(xié)議，全稱是ＥＩＡ－ＲＳ－２３２Ｃ。它適于數(shù)據(jù)傳輸速率在０～２００００ｂｐｓ的通信。這個(gè)標(biāo)準(zhǔn)對串行通信接口的有關(guān)問題，如信號線功能、電特性都作了明確規(guī)定。由于通信設(shè)備廠商都生產(chǎn)與ＲＳ－２３２Ｃ制式兼容的通信設(shè)備，因此，它作為一種標(biāo)準(zhǔn)，目前已在微機(jī)通信接口中廣泛采用。ＲＳ－２３２Ｃ采用負(fù)邏輯，規(guī)定＋３Ｖ～＋１５Ｖ任意電壓表示邏輯０（或信號有效），－３Ｖ～－１５Ｖ任意電壓表示邏輯１（或信號無效）。第二部分

不同電平標(biāo)準(zhǔn)接口器件互連

TTL、CMOS器件的互連總則

在公司產(chǎn)品的某些單板上，有時(shí)需要在某些邏輯電平的器件之間進(jìn)行互連。在不同邏輯電平器件之間進(jìn)行互連時(shí)主要考慮以下幾點(diǎn)：

1：電平關(guān)系，必須保證在各自的電平范圍內(nèi)工作，否則，不能滿足正常邏輯功能，嚴(yán)重時(shí)會燒毀芯片。

2：驅(qū)動(dòng)能力，必須根據(jù)器件的特性參數(shù)仔細(xì)考慮，計(jì)算和試驗(yàn)，否則很可能造成隱患，在電源波動(dòng)，受到干擾時(shí)系統(tǒng)就會崩潰。

3：時(shí)延特性，在高速信號進(jìn)行邏輯電平轉(zhuǎn)換時(shí)，會帶來較大的延時(shí)，設(shè)計(jì)時(shí)一定要充分考慮其容限。4：選用電平轉(zhuǎn)換邏輯芯片時(shí)應(yīng)慎重考慮，反復(fù)對比。通常邏輯電平轉(zhuǎn)換芯片為通用轉(zhuǎn)換芯片，可靠性高，設(shè)計(jì)方便，簡化了電路，但對于具體的設(shè)計(jì)電路一定要考慮以上三種情況，合理選用。對于數(shù)字電路來說，各種器件所需的輸入電流、輸出驅(qū)動(dòng)電流不同，為了驅(qū)動(dòng)大電流器件、遠(yuǎn)距離傳輸、同時(shí)驅(qū)動(dòng)多個(gè)器件，都需要審查電流驅(qū)動(dòng)能力：輸出電流應(yīng)大于負(fù)載所需輸入電流；另一方面，TTL、CMOS、ECL、LVDS、CML等輸入、輸出電平標(biāo)準(zhǔn)不一致，同時(shí)采用上述多種器件時(shí)應(yīng)考慮電平之間的轉(zhuǎn)換問題我們在電路設(shè)計(jì)中經(jīng)常遇到不同的邏輯電平之間的互連，不同的互連方法對電路造成以下影響：

·對邏輯電平的影響。應(yīng)保證合格的噪聲容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax≥0.4V)，并且輸出電壓不超過輸入電壓允許范圍。

·對上升/下降時(shí)間的影響。應(yīng)保證Tplh和Tphl滿足電路時(shí)序關(guān)系的要求和EMC的要求。

·對電壓過沖的影響。過沖不應(yīng)超出器件允許電壓絕對最大值，否則有可能導(dǎo)致器件損壞。

低電壓邏輯電平標(biāo)準(zhǔn)3.3V的邏輯電平標(biāo)準(zhǔn)如前面所述有三種，實(shí)際的3.3VTTL/CMOS邏輯器件的輸入電平參數(shù)一般都使用LVTTL或3.3V邏輯電平標(biāo)準(zhǔn)（一般很少使用LVCMOS輸入電平），輸出電平參數(shù)在小電流負(fù)載時(shí)高低電平可分別接近電源電壓和地電平（類似LVCMOS輸出電平），在大電流負(fù)載時(shí)輸出電平參數(shù)則接近LVTTL電平參數(shù)，所以輸出電平參數(shù)也可歸入3.3V邏輯電平，另外，一些公司的手冊中將其歸納如LVTTL的輸出邏輯電平，也可以。

在下面討論邏輯電平的互連時(shí)，對3.3VTTL/CMOS的邏輯電平，我們就指的是3.3V邏輯電平或LVTTL邏輯電平。TTL、CMOS互連時(shí)注意事項(xiàng)某些5V的CMOS邏輯器件，它也可以工作于3.3V的電壓，但它與真正的3.3V器件（是LVTTL邏輯電平）不同，比如其VIH是2.31V（＝0.7×3.3V，工作于3.3V）（其實(shí)是LVCMOS邏輯輸入電平），而不是2.0V，因而與真正的3.3V器件互連時(shí)工作不太可靠，使用時(shí)要特別注意，在設(shè)計(jì)時(shí)最好不要采用這類工作方式。

值得注意的是有些器件有單獨(dú)的輸入或輸出電壓管腳，此管腳接3.3V的電壓時(shí)，器件的輸入或輸出邏輯電平為3.3V的邏輯電平信號，而當(dāng)它接5V電壓時(shí)，輸入或輸出的邏輯電平為5V的邏輯電平信號，此時(shí)應(yīng)該按該管腳上接的電壓的值來確定輸入和輸出的邏輯電平屬于哪種分類。TTL、CMOS驅(qū)動(dòng)關(guān)系從上表可看出OC/OD輸出加上拉電阻可以驅(qū)動(dòng)所有邏輯電平，5VTTL和3.3V/5VTol.可以被所有邏輯電平驅(qū)動(dòng)。所以如果您的可編程邏輯器件有富裕的管腳，優(yōu)先使用其OC/OD輸出加上拉電阻實(shí)現(xiàn)邏輯電平轉(zhuǎn)換；其次才用以下專門的邏輯器件轉(zhuǎn)換。

對于其他的不能直接互連的邏輯電平，可用下列邏輯器件進(jìn)行處理以TI的邏輯器件為例：

TI的AHCT系列器件為5VTTL輸入、5VCMOS輸出。

TI的LVC/LVT系列器件為TTL/CMOS邏輯電平輸入、3.3VTTL（LVTTL）輸出，也可以用雙軌器件替代。

注意：不是所有的LVC/LVT系列器件都能夠運(yùn)行5VTTL/CMOS輸入，一般只有帶后綴A的和LVCH/LVTH系列的可以，具體可以參考其器件手冊。5VTTL門作驅(qū)動(dòng)源，驅(qū)動(dòng)3.3VTTL/CMOS

通過LVC/LVT系列器件（為TTL/CMOS邏輯電平輸入，LVTTL邏輯電平輸出）進(jìn)行轉(zhuǎn)換。

·驅(qū)動(dòng)5VCMOS

可以使用上拉5V電阻的方式解決，或者使用AHCT系列器件（為5VTTL輸入、5VCMOS輸出）進(jìn)行轉(zhuǎn)換。3.3VTTL/CMOS門作驅(qū)動(dòng)源，驅(qū)動(dòng)5VCMOS

使用AHCT系列器件（為5VTTL輸入、5VCMOS輸出）進(jìn)行轉(zhuǎn)換（3.3VTTL電平（LVTTL）與5VTTL電平可以互連）。5VCMOS門作驅(qū)動(dòng)源，驅(qū)動(dòng)3.3VTTL/CMOS

通過LVC/LVT器件（輸入是TTL/CMOS邏輯電平，輸出是LVTTL邏輯電平）進(jìn)行轉(zhuǎn)換。

2.5VCMOS邏輯電平的互連隨著芯片技術(shù)的發(fā)展，未來使用2.5V電壓的芯片和邏輯器件也會越來越多，這里簡單談一下2.5V邏輯電平與其他電平的互連，主要是談一下2.5V邏輯電平與3.3V邏輯電平的互連。（注意：對于某些芯片，由于采用了優(yōu)化設(shè)計(jì)，它的2.5V管腳的邏輯電平可以和3.3V的邏輯電平互連，此時(shí)就不需要再進(jìn)行邏輯電平的轉(zhuǎn)換了。）3.3VTTL/CMOS邏輯電平驅(qū)動(dòng)2.5VCMOS邏輯電平

2.5V的邏輯器件有LV、LVC、AVC、ALVT、ALVC等系列，其中前面四種系列器件工作在2.5V時(shí)可以容忍3.3V的電平信號輸入，而ALVC不行，所以可以使用LV、LVC、AVC、ALVT系列器件來進(jìn)行3.3VTTL/CMOS邏輯電平到2.5VCMOS邏輯電平的轉(zhuǎn)換。2.5VCMOS邏輯電平驅(qū)動(dòng)3.3VTTL/CMOS邏輯電平

2.5VCMOS邏輯電平的VOH為2.0V，而3.3VTTL/CMOS的邏輯電平的VIH也為2.0V，所以直接互連的話可能會出問題（除非3.3V的芯片本身的VIH參數(shù)明確降低了）。此時(shí)可以使用雙軌器件SN74LVCC3245A來進(jìn)行2.5V邏輯電平到3.3V邏輯電平的轉(zhuǎn)換，另外，使用OC/OD門加上拉電阻應(yīng)該也是可以的。PECL、LVPECL、LVDS等高速信號的互連這三類電平在互連時(shí)，首先要考慮的就是它們的電平大小和電平擺幅各不一樣，必須使輸出電平經(jīng)過中間的電阻轉(zhuǎn)換網(wǎng)絡(luò)后落在輸入電平的有效范圍內(nèi)。其次，電阻網(wǎng)絡(luò)要考慮到匹配問題。例如我們知道，當(dāng)負(fù)載是50Ω接到VCC-2V時(shí)，LVPECL的輸出性能是最優(yōu)的，因此考慮的電阻網(wǎng)絡(luò)應(yīng)該與最優(yōu)負(fù)載等效；LVDS的輸入差分阻抗為100Ω，或者每個(gè)單端到虛擬地為50Ω，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等，電阻值的選取還必須根據(jù)直流或交流耦合的不同情況作不同的選取。另外，電阻網(wǎng)絡(luò)還必須與傳輸線匹配。另一個(gè)問題是電阻網(wǎng)絡(luò)需要在功耗和速度方面折中考慮：既允許電路在較高的速度下工作，又盡量不出現(xiàn)功耗過大。PECL到LVPECL的連接PECL和LVPECL電平判決門限與供電電壓相關(guān)，不可以直接對接。不過因?yàn)镻ECL和LVPECL電平的電壓擺幅是相同的，只是有一定的直流偏移。在某些條件下，可以通過簡單的阻容元件實(shí)現(xiàn)PECL到LVPECL的電平轉(zhuǎn)換。不過必須注意使用條件：信號必須是高速信號，至少是MHz以上，不可以是慢速信號。信號中沒有直流分量，即：在連續(xù)的信號流中，高電平和低電平的出現(xiàn)概率是相等的。符合這樣條件的信號有：高速時(shí)鐘信號，SDH光口信號（信號經(jīng)過擾碼處理，在統(tǒng)計(jì)規(guī)律上，0和1的數(shù)量相等），百兆/千兆光口信號（經(jīng)過了4B/5B編碼，在統(tǒng)計(jì)規(guī)律上，0和1的數(shù)量相等）從PECL到LVPECL的電平轉(zhuǎn)換電路如下圖所示。C1=C2=0.1uF或0.01uF，R1=R2=270Ω，R3=R4=82Ω，R5=R6=130Ω原理：PECL輸出電平經(jīng)過電容隔直后，變成擺幅為0.8V左右的交流信號。LVPECL輸入端通過分壓電阻得到2.0V左右的直流偏置電壓，疊加上交流信號后得到高電平為2.4V低電平為1.6V的信號，這樣的信號恰好符合LVPECL標(biāo)準(zhǔn)的。同時(shí)分壓電阻的并聯(lián)阻抗為50Ω,正好作為接收端的終端匹配。LVPECL到PECL的連接C1=C2=0.1uF或0.01uF，R1=R2=150Ω，R3=R4=68Ω，R5=R6=191Ω原理：LVPECL輸出電平經(jīng)過電容隔直后，變成擺幅為0.8V左右的交流信號。PECL輸入端通過分壓電阻得到3.7V左右的直流偏置電壓，疊加上交流信號后得到高電平為4.1V低電平為3.3V的信號，這樣的信號恰好符合PECL標(biāo)準(zhǔn)的。同時(shí)分壓電阻的并聯(lián)阻抗為50Ω,正好作為接收端的終端匹配。PECL到PECL的連接直流耦合情況PECL負(fù)載一般考慮是通過50Ω接到Vcc-2V的電源上，一般該電源是不存在的，因此通常的做法是利用電阻分壓網(wǎng)絡(luò)做等效電路，如下圖中所示，該等效電路應(yīng)滿足如下方程：

解上面方程組，得到：在3.3V供電時(shí)，電阻按5%的精度選取，R1為130Ω，R2為82Ω。而在5V供電時(shí)，R1

為82Ω，R2為130Ω。這種等效電路同時(shí)提供50Ω的交流阻抗以匹配傳輸線。然而并沒有規(guī)定，PECL的輸出阻抗要和傳輸線特征阻抗匹配。PECL間直流耦合圖PECL間交流耦合PECL在交流耦合輸出到50Ω的終端負(fù)載時(shí)，要考慮PECL的輸出端加一直流偏置電阻，如圖示：PECL的輸出共模電壓需固定在Vcc-1.3V，在選擇直流偏置電阻時(shí)僅需該電阻能夠提供14mA到地的通路，這樣R1=（Vcc-1.3V）/14mA。在3.3V供電時(shí)，R1=142Ω，5V供電時(shí)，R1=270Ω。然而這種方式給出的交流負(fù)載阻抗低于50Ω，在實(shí)際應(yīng)用中，3.3V供電時(shí)，R1可以從142Ω到200Ω之間選取，5V供電時(shí)，R1可以從270Ω到350Ω之間選取，原則是讓輸出波形達(dá)到最佳。PECL交流耦合另外有兩種改進(jìn)結(jié)構(gòu)，一種是在信號通路上串接一個(gè)電阻，從而可以增大

交流負(fù)載阻抗使之接近50Ω；另一種方式是在直流偏置通道上串接電感，以減少該偏置通道

影響交流阻抗。圖中R1和R2的選擇應(yīng)考慮如下幾點(diǎn)（1）PECL輸入直流偏壓應(yīng)固定在

Vcc-1.3V；（2）輸入阻抗應(yīng)等于傳輸線阻抗；（3）低功耗；（4）外圍器件少。最常用的就是上圖

中的兩種。在圖（a）中，R1和R2的選擇應(yīng)滿足下面方程組：求解得：3.3V供電

5V供電上圖A中功耗太大，可以采用圖（b）所示的結(jié)構(gòu)，在這種情況下，R2和R3需滿足如下方程組：

R2、R3通解選

3.3V供電

5V供電LVDS到LVDS的連接因?yàn)長VDS的輸入與輸出都是內(nèi)匹配的，所以LVDS間的連接可以如下圖

中那樣直接連接。CML到CML的連接CML到CML之間連接分兩種情況，當(dāng)收發(fā)兩端的器件使用相同的電源時(shí)，CML到CML可

以采用直流耦合方式，這時(shí)不需加任何器件；當(dāng)收發(fā)兩端器件采用不同電源時(shí)，一般要考慮

交流耦合，如圖

中所示，注意這時(shí)選用的耦合電容要足夠大，以避免在較長連0或連1情

況出現(xiàn)時(shí)，接收端差分電壓變小。.LVPECL到LVDS的連接直流耦合情況LVPECL到