fpga英文簡(jiǎn)稱(chēng)及課后1-3章答案

1、IEEE 電氣和電子工程師協(xié)會(huì) Institute of Electrical and Electronics EngineersLPM 即參數(shù)化模塊庫(kù) Library of Parameterized ModulesSOPC 可編程片上系統(tǒng) System on a Programmable Chip RTL 在集成電路設(shè)計(jì)中 Register Transfer LevelLE 邏輯單元 Logic ElementOLMC 即邏輯輸出宏 Output Logic MacrocellFPGA 現(xiàn)場(chǎng)可編程門(mén)陣列 Field Programmable Gate Array VHDL 高速集成電路硬件

2、描述語(yǔ)言 Very-High-Speed Integrated Circuit Hardware Description Language HDL 硬件描述語(yǔ)言 Hardware Description LanguageCPLD 復(fù)雜可編程邏輯器件 Complex Programmable Logic DevicePLD 可編程邏輯器件 Programmable Logic Device GAL 通用陣列邏輯 Generic Array LogicLAB 邏輯陣列塊 Logic Array BlockCLB 可配置邏輯模塊 Configurable Logic Block EAB 嵌入式陣列塊

3、 Embedded Array Block SOPC 可編程片上系統(tǒng) System-on-a-Programmable-Chip LUT 查找表 Look-Up Table JTAG 聯(lián)合測(cè)試行為組織 Joint Test Action Group IP 知識(shí)產(chǎn)權(quán) Intellectual Property ASIC 專(zhuān)用集成電路 Application Specific Integrated Circuits ISP 在系統(tǒng)可編程 In System Programmable ICR 在電路可重構(gòu)EDA 電子設(shè)計(jì)自動(dòng)化 Electronic Design AutomationMCU 微控制單

4、元 Microcontroller Unit 1-1 EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開(kāi)發(fā)有什么關(guān)系? 答：利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專(zhuān)用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)；FPGA和CPLD是實(shí)現(xiàn)這一途徑的主流器件。FPGA和CPLD通常也被稱(chēng)為可編程專(zhuān)用IC，或可編程ASIC。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片上系統(tǒng)）和ASIC設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。3、簡(jiǎn)述基于數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟?包括五個(gè)步驟：、設(shè)計(jì)輸入：將設(shè)計(jì)的結(jié)構(gòu)和功能通過(guò)原理圖或硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)或編程，進(jìn)行語(yǔ)法或邏輯檢查，通過(guò)表示輸入完成，否

5、則反復(fù)檢查直到無(wú)任何錯(cuò)誤。 、邏輯綜合：將較高層的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過(guò)程，包括行為綜合，邏輯綜合和版圖綜合或結(jié)構(gòu)綜合，最后生成電路邏輯網(wǎng)表的過(guò)程。 、布局布線(xiàn)：將綜合生成的電路網(wǎng)表映射到具體的目標(biāo)器件中，并產(chǎn)生最終可下載文件的過(guò)程。 、仿真：就是按照邏輯功能的算法和仿真庫(kù)對(duì)設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)并排除錯(cuò)誤的過(guò)程，包括功能仿真和時(shí)序仿真。 、編程配置：將適配后生成的編程文件裝入到PLD器件的過(guò)程，根據(jù)不同器件實(shí)現(xiàn)編程或配置。4、簡(jiǎn)述Verilog HDL編程語(yǔ)言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過(guò)在同一模塊中的調(diào)用實(shí)現(xiàn)相應(yīng)邏輯電路功能。但它們又有以

6、下不同：、函數(shù)中不能包含時(shí)序控制語(yǔ)句，對(duì)函數(shù)的調(diào)用，必須在同一仿真時(shí)刻返回。而任務(wù)可以包含時(shí)序控制語(yǔ)句，任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同。、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào)用其它函數(shù)或函數(shù)自身。、函數(shù)必須包含至少一個(gè)端口，且在函數(shù)中只能定義input端口。任務(wù)可以包含0個(gè)或任何多個(gè)端口，且可以定義input、output和inout端口。、函數(shù)必須返回一個(gè)值，而任務(wù)不能返回值，只能通過(guò)output 或inout端口來(lái)傳遞執(zhí)行結(jié)果。5、簡(jiǎn)述FPGA與CPLD兩種器件應(yīng)用特點(diǎn)。CPLD與FPGA都是通用可編程邏輯器件，均可在EDA仿真平臺(tái)上進(jìn)行數(shù)字邏輯電路設(shè)計(jì)

7、，它們不同體現(xiàn)在以下幾方面：FPGA集成度和復(fù)雜度高于CPLD，所以FPGA可實(shí)現(xiàn)復(fù)雜邏輯電路設(shè)計(jì)，而CPLD適合簡(jiǎn)單和低成本的邏輯電路設(shè)計(jì)。、FPGA內(nèi)主要由LUT和寄存器組成，傾向?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯電路設(shè)計(jì)，而CPLD內(nèi)主要由乘積項(xiàng)邏輯組成，傾向?qū)崿F(xiàn)組合邏輯電路設(shè)計(jì)。、FPGA工藝多為SRAM、flash等工藝，掉電后內(nèi)信息消失，所以該類(lèi)型需外配存儲(chǔ)器，而CPLD工藝多為EEPROM等工藝，掉電后信息不消失，所以不用外配存儲(chǔ)器。、FPGA相對(duì)CPLD成本高，但都可以在內(nèi)都鑲嵌硬核和軟核，實(shí)現(xiàn)片上系統(tǒng)功能。 1-2與軟件描述語(yǔ)言相比，VHDL有什么特點(diǎn)? 答：編譯器將軟件程序翻譯成基于某種特定

8、CPU的機(jī)器代碼，這種代碼僅限于這種CPU而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將VHDL程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿(mǎn)足VHDL設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴(lài)于任何特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將VHDL(硬件描述語(yǔ)言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過(guò)程中，具有明顯的能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì)庫(kù)、工藝庫(kù)以及預(yù)先設(shè)置的各類(lèi)約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。 l-3什么是綜合?有哪些類(lèi)型?綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? 答：在電子設(shè)計(jì)

9、領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過(guò)程。答：(1)從自然語(yǔ)言轉(zhuǎn)換到VHDL語(yǔ)言算法表示，即自然語(yǔ)言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTransport Level，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從RTL級(jí)表示轉(zhuǎn)換到邏輯門(mén)(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門(mén)表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱(chēng)為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? 答：是核心地位（見(jiàn)圖1-3）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并

10、準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫(kù)信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫(kù)和約束條件信息，將VHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。 1-4在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么? 答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過(guò)程。 1-5 IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么? 答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供了可靠的保證。 2-1 敘述EDA的FPGA/CPLD設(shè)計(jì)流程。 P1316答：1.設(shè)計(jì)輸入(原理圖/HDL文本編輯)；2.綜合；3.適配；4.時(shí)序仿真與

11、功能仿真；5.編程下載；6.硬件測(cè)試。 2-2 IP是什么?IP與EDA技術(shù)的關(guān)系是什么? P2426IP是什么? 答：IP是知識(shí)產(chǎn)權(quán)核或知識(shí)產(chǎn)權(quán)模塊，用于ASIC或FPGA/CPLD中的預(yù)先設(shè)計(jì)好的電路功能模塊。IP與EDA技術(shù)的關(guān)系是什么? 答：IP在EDA技術(shù)開(kāi)發(fā)中具有十分重要的地位；與EDA技術(shù)的關(guān)系分有軟IP、固IP、硬IP：軟IP是用VHDL等硬件描述語(yǔ)言描述的功能塊，并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；軟IP通常是以硬件描述語(yǔ)言HDL源文件的形式出現(xiàn)。固IP是完成了綜合的功能塊，具有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶(hù)使用。硬IP提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。 2-3 敘

12、述ASIC的設(shè)計(jì)方法。 P1819答：ASIC設(shè)計(jì)方法,按版圖結(jié)構(gòu)及制造方法分有半定制(Semi-custom)和全定制(Full-custom)兩種實(shí)現(xiàn)方法。全定制方法是一種基于晶體管級(jí)的，手工設(shè)計(jì)版圖的制造方法。半定制法是一種約束性設(shè)計(jì)方式，約束的目的是簡(jiǎn)化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門(mén)陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。 2-4 FPGA/CPLD在ASIC設(shè)計(jì)中有什么用途? P16,18答：FPGA/CPLD在ASIC設(shè)計(jì)中，屬于可編程ASIC的邏輯器件；使設(shè)計(jì)效率大為提高，上市的時(shí)間大為縮短。 2-5 簡(jiǎn)述在基于FPGA/

13、CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具，及其在整個(gè)流程中的作用。 P1923答：基于FPGA/CPLD的EDA設(shè)計(jì)流程中所涉及的EDA工具有：設(shè)計(jì)輸入編輯器（作用：接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及HDL的文本輸入方式。）；HDL綜合器（作用：HDL綜合器根據(jù)工藝庫(kù)和約束條件信息，將設(shè)計(jì)輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡(jiǎn)優(yōu)化算法以及計(jì)算機(jī)軟件等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理）；仿真器（作用：行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證及門(mén)級(jí)系統(tǒng)的測(cè)試）；適配器（作用：完成目標(biāo)系統(tǒng)在器件上的布局和布線(xiàn)）；下載

14、器（作用：把設(shè)計(jì)結(jié)果信息下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)）。3-1 wire型變量與reg型變量有什么本質(zhì)區(qū)別，它們可用于什么類(lèi)型語(yǔ)句中?reg相當(dāng)于存儲(chǔ)單元，wire相當(dāng)于物理連線(xiàn)。兩者的區(qū)別是：即存器型數(shù)據(jù)保持最后一次的賦值，而線(xiàn)型數(shù)據(jù)需要持續(xù)的驅(qū)動(dòng)，wire表示直通，即只要輸入有變化，輸出馬上無(wú)條件地反映(如與、非門(mén)等簡(jiǎn)單的連接)；reg表示一定要有觸發(fā)，輸出才會(huì)反映輸入。reg表示一定要有觸發(fā)，沒(méi)有輸入的時(shí)候可以保持原來(lái)的值，但不直接與實(shí)際的硬件電路對(duì)應(yīng)。wire對(duì)應(yīng)于連續(xù)賦值，如assign reg對(duì)應(yīng)于過(guò)程賦值，如always，initial 3-24-3阻塞賦值和非阻塞賦值有何

15、區(qū)別? Verilog中，非阻塞賦值方式(b<=a)： b的值被賦成新值a的操作 并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞賦值方式(b=a)：b的值立刻被賦成新值a；完成該賦值語(yǔ)句后才能執(zhí)行下一句的操作如果在一個(gè)塊語(yǔ)句中含有多條阻塞式賦值語(yǔ)句，則當(dāng)執(zhí)行到其中某條賦值語(yǔ)句時(shí)，其他語(yǔ)句將禁止執(zhí)行，即如同被阻塞了一樣；硬件沒(méi)有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。 3-2 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)? P3334，40答：GAL、CPLD之類(lèi)都是基于乘積項(xiàng)的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的PAL（可編程陣列邏輯

16、）器件構(gòu)成。3-3 什么是基于查找表的可編程邏輯結(jié)構(gòu)? P4041答：FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。 3-1 OLMC（輸出邏輯宏單元）有何功能?說(shuō)明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 P3436OLMC有何功能? 答：OLMC單元設(shè)有多種組態(tài)，可配置成專(zhuān)用組合輸出、專(zhuān)用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。說(shuō)明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的? 答：GAL（通用陣列邏輯器件）是通過(guò)對(duì)其中的OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡(jiǎn)單模式），實(shí)現(xiàn)組合電路與時(shí)序電路設(shè)計(jì)的。 3-4 FPGA系列器件中的

17、LAB有何作用? P4345答：FPGA（Cyclone/Cyclone II）系列器件主要由邏輯陣列塊LAB、嵌入式存儲(chǔ)器塊（EAB）、I/O單元、嵌入式硬件乘法器和PLL等模塊構(gòu)成；其中LAB（邏輯陣列塊）由一系列相鄰的LE（邏輯單元）構(gòu)成的；FPGA可編程資源主要來(lái)自邏輯陣列塊LAB。 3-5 與傳統(tǒng)的測(cè)試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)? P4750答：使用BST（邊界掃描測(cè)試）規(guī)范測(cè)試，不必使用物理探針，可在器件正常工作時(shí)在系統(tǒng)捕獲測(cè)量的功能數(shù)據(jù)?？朔鹘y(tǒng)的外探針測(cè)試法和“針床”夾具測(cè)試法來(lái)無(wú)法對(duì)IC內(nèi)部節(jié)點(diǎn)無(wú)法測(cè)試的難題。 3-6 解釋編程與配置這兩個(gè)概念。 P58答：編程：基于電可

18、擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)。CPLD一股使用此技術(shù)進(jìn)行編程。CPLD被編程后改變了電可擦除存儲(chǔ)單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì)因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于SRAM查找表的編程單元。編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分FPGA采用該種編程工藝。該類(lèi)器件的編程一般稱(chēng)為配置。對(duì)于SRAM型FPGA來(lái)說(shuō)，配置次數(shù)無(wú)限，且速度快；在加電時(shí)可隨時(shí)更改邏輯；下載信息的保密性也不如電可擦除的編程。3-7 請(qǐng)參閱相關(guān)資料，APEX系列屬于什么類(lèi)型PLD器件? MA

19、X II系列又屬于什么類(lèi)型的PLD器件?為什么? 答：APEX(Advanced Logic Element Matrix)系列屬于FPGA類(lèi)型PLD器件；編程信息存于SRAM中。MAX II系列屬于CPLD類(lèi)型的PLD器件；編程信息存于EEPROM中。5-2 是什么?在VHDL中，有什么用處?答：在VHDL仿真和綜合器中，默認(rèn)的固有延時(shí)量（它在數(shù)學(xué)上是一個(gè)無(wú)窮小量），被稱(chēng)為延時(shí)。在VHDL信號(hào)賦值中未給出固有延時(shí)情況下，VHDL仿真器和綜合器將自動(dòng)為系統(tǒng)中的信號(hào)賦值配置一足夠小而又能滿(mǎn)足邏輯排序的延時(shí)量；使并行語(yǔ)句和順序語(yǔ)句中的并列賦值邏輯得以正確執(zhí)行。5-1 在VHDL設(shè)計(jì)中，給時(shí)序電路清

20、零(復(fù)位)有兩種力方法，它們是什么? 同步復(fù)位和異步復(fù)位。同步復(fù)位是指與時(shí)鐘同步，當(dāng)復(fù)位信號(hào)有效之后，出現(xiàn)時(shí)鐘有效邊沿時(shí)才對(duì)電路模塊進(jìn)行復(fù)位操作；而異步復(fù)位與時(shí)鐘信號(hào)無(wú)關(guān)，只要復(fù)位信號(hào)有效，無(wú)論這時(shí)時(shí)鐘信號(hào)是什么樣，都對(duì)電路模塊進(jìn)行復(fù)位操作。例如同步復(fù)位D觸發(fā)器： 異步復(fù)位D觸發(fā)器：IF clock'event AND clock='1' THEN IF reset_n='0' THEN IF reset_n='0' THEN q <= (OTHERS => '0'); q <= (OTHERS =>

21、; '0'); ELSIF clock'event AND clock='1' THEN ELSE q <= d; q <= d; END IF; END IF;END IF;5-4 說(shuō)明信號(hào)和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。答：變量：變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用。變量不能將信息帶出對(duì)它做出定義的當(dāng)前結(jié)構(gòu)。變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時(shí)行為。變量的主要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。信號(hào)：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，其性質(zhì)類(lèi)似于連接線(xiàn)；可作為設(shè)計(jì)實(shí)體中并行語(yǔ)句模塊間的信息交流通道。

22、信號(hào)不但可以容納當(dāng)前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對(duì)應(yīng)關(guān)系。5-5 什么是固有延時(shí)?什么是慣性延時(shí)?答：固有延時(shí)(Inertial Delay)也稱(chēng)為慣性延時(shí)，固有延時(shí)的主要物理機(jī)制是分布電容效應(yīng)。6-7 什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對(duì)象變換處理功能。 （2）重載算符有何用處? 用于兩個(gè)不同類(lèi)型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類(lèi)型，并進(jìn)行運(yùn)算處理。 （3）如何調(diào)用重載算符函數(shù)?采用隱式方式調(diào)用，無(wú)需事先聲明。邊沿觸發(fā)復(fù)位信號(hào)3、設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。 端口設(shè)定如下：&#

23、160; 輸入端口：CLK：時(shí)鐘，RST：復(fù)位端，EN：時(shí)鐘使能端，LOAD：置位控制端， DIN：置位數(shù)據(jù)端；  輸出端口：COUT：進(jìn)位輸出端，DOUT：計(jì)數(shù)輸出端。module cnt10 (clk,rst,en,loat,cout,dout,data);input clk ; input en ; input rst ; input load ; input 3:0 data ;output 3:0 dout ; output cout ;reg 3:0 q1 ; reg cout ;assign dout = q1;always (posedg

24、e clk or negedge rst) beginif (!rst) q1 <= 0; else if (en)beginif (!loat) q1 <= data; else if (q1<9) q1 <= q1+1; else q1 <= 4'b0000; end endalways (q1)if (q1=4'h9) cout = 1'b1; Else cout = 1'b0;Endmodule帶同步清0/同步置1(低電平有效)的D觸發(fā)器.module dff_syn(q,qn,d,clk,set,reset); /定義模塊

25、為diff_syn, 端口為q,qn,d,clk,set,resetinput d,clk,set,reset; output reg q,qn; /定義端口d,clk,set,reset為輸入端口,reg,q,qn為輸出端always (posedge clk) /對(duì)clk信號(hào)上升沿有效 begin if(reset) begin q<=1'b0;qn<=1'b1;end /同步清零,低電平有效else if(set) begin q<=1'b1;qn<=1'b0;end /同步置位, 低電平有效else begin q<=d;

26、qn<=d; end /q輸出為d, qn輸出為非d; endendmodule /模塊結(jié)束.編寫(xiě)一個(gè)帶異步清零、異步置位的D觸發(fā)器。五、程序注解（20分,每空1分）module AAA ( a ,b ); 定義模塊名為AAA，端口為a，b output a ; 定義a為輸出端口 input 6:0 b ; 定義b為輸出端口，b為7位二進(jìn)制數(shù) reg2:0 sum; sum為reg型變量，用于統(tǒng)計(jì)贊成的人數(shù) integer i; 定義整型變量i為循環(huán)控制變量 reg a ; 定義a為寄存器變量 always (b) 過(guò)程語(yǔ)句，敏感變量為b begin 語(yǔ)句塊 sum = 0; sum初值為0 for(i = 0;i<=6;i = i+1) for語(yǔ)句，統(tǒng)計(jì)b為1的個(gè)數(shù) if(bi) 條件語(yǔ)句 sum = sum+1; 只要有人投贊成票，則 sum加1 if(sum2) a = 1; 若超過(guò)4人贊成