三人表決器五人表決器的實驗報告_第1頁
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三人表決器五人表決器的實驗報告_第3頁
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文檔簡介

1、三人表決器、五人表決器的實驗報告一實驗?zāi)康?. 熟悉Quartus II軟件的基本操作2. 學(xué)習(xí)使用Verilog HDL進行設(shè)計輸入3. 逐步掌握軟件輸入、編譯、仿真的過程 二實驗說明本次實驗是要設(shè)計一個三人表決b1器。該電路應(yīng)有兩個數(shù)據(jù)輸入端口b1,b2,b3，電路的輸出端口為 voter(ub2voteru輸出信號)。b3三人表決器真值表:輸入信號輸出信號B1B2B3u00000010010001111000101111011111邏輯表達式：U=l；匚：三實驗要求1、完成三人表決器的Verilog HDL程序代碼輸入并進行仿真2、采用結(jié)構(gòu)描述方式和數(shù)據(jù)流描述方式3、完成對設(shè)計電路的仿真

2、驗證 四、實驗過程(1)三人表決器程序代碼巴,頁-LL rtH lu- Au1- 丄 i A潯 voter, v五人表決器：程序代碼B9 itiodu 丄皂 threevotei: _皂 xl(ATBzCDEY): input. AxBxCjDE;output Y;wire 1:0 add_resul匸:assign add_resul1C = JL+B+C-I-Dh-E ;assign Y= (add._ize5ult>-3 ) ? 1 1 b 1 : 11 b0 ; endmodule仿真結(jié)果'P-HI1E31E：11 £CIb仏110 tE CJpJ州1Ji(五、實驗體會通過三人表決器和五人表決器的設(shè)計，使我們更加熟悉 Quartus 軟件進行數(shù)字系統(tǒng)設(shè)計的步驟，以及運用Verilog HDL®行設(shè)計輸入， 并掌握三人表決器和五人表決器的邏輯功能和設(shè)計原理，逐步理解功 能仿真和時序仿真波形。三人表決器和五人表決器大體相似， 并沒有 太大的區(qū)別。1vcterY);3input.3cm匸put Y;吐wire 1:0 add._resuit:5 assign ad.fl_result.：=AH-E+C;5assign Y- fadd_result>-2

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