電子科技大學(xué)-數(shù)字邏輯綜合實驗-4個實驗報告

1、精選優(yōu)質(zhì)文檔-傾情為你奉上電子科技大學(xué) 計算機(jī) 學(xué)院標(biāo) 準(zhǔn) 實 驗 報 告（實驗）課程名稱 數(shù)字邏輯綜合實驗 xxx20160xxxxxxxxx電子科技大學(xué)教務(wù)處制表電 子 科 技 大 學(xué)實 驗 報 告 1學(xué)生姓名：xxx 學(xué) 號：指導(dǎo)教師：吉家成 米源 王華一、實驗項目名稱：中小規(guī)模組合邏輯設(shè)計二、實驗?zāi)康模?掌握非門、或門、與非門、異或門、數(shù)據(jù)選擇器的邏輯功能。2掌握常有邏輯門電路的引腳排列及其使用方法。3采用中小規(guī)模邏輯門進(jìn)行組合邏輯設(shè)計，掌握組合邏輯的設(shè)計方法。三、實驗內(nèi)容：1邏輯輸入采用實驗箱的K1-K11，邏輯輸出接L1-L10。測試實驗箱上的HD74LS04P（非門）、SN74L

2、S32N（或門）、SN74LS00N（與非門）、SN74HC86N（異或門）、SN74HC153（數(shù)據(jù)選擇器、多路復(fù)用器）的邏輯功能。2采用小規(guī)模邏輯器件設(shè)計一位數(shù)據(jù)比較器：設(shè)一位數(shù)據(jù)比較器的輸入為A、B，比較A>B，A=B，A<B，輸出三個比較結(jié)果，輸出采用低電平有效。3分別用小規(guī)模和中規(guī)模邏輯器件設(shè)計3輸入多數(shù)表決器：設(shè)輸入為A、B、C，當(dāng)三個輸入有兩個或兩個以上同意時，輸出結(jié)果為同意，輸入、輸出的同意均為高電平有效。四、實驗原理：1一塊74LS04芯片上有6個非門。非門的邏輯功能如表1所示，74LS04（非門、反相器）的邏輯符號和引腳排列如下圖所示。表1 非門的邏輯功能輸入A

3、輸出YLHHL圖1 74LS04的邏輯符號和引腳排列274LS32（或門）的邏輯符號、引腳排列如下圖所示。圖2 74LS32的邏輯符號和引腳排列表2 或門的邏輯功能輸入輸出YABLLL LHHHLHHHH374LS00（與非門）的邏輯符號、引腳排列如下圖所示。表3 與非門的邏輯功能輸入輸出YABLLHLHHHLHHHL圖3 74LS00邏輯符號和引腳排列4一塊74HC86芯片上有4個異或門。異或門的邏輯功能如表4所示，74HC86（異或門）的邏輯符號、引腳排列如圖4所示。表4異或門的邏輯功能輸入輸出YABLLLLHHHLHHHL圖4 74HC86邏輯符號和引腳排列574HC153芯片上有兩個4

4、選1數(shù)據(jù)選擇器。兩個數(shù)據(jù)選擇器使用公共的選擇輸入端B、A ，其它輸入端和輸出端是獨立的。74HC153（數(shù)據(jù)選擇器、多路復(fù)用器）的引腳排列如下圖所示。圖5 74HC153的引腳排列表5數(shù)據(jù)選擇器的邏輯功能輸入輸出Y選擇輸入B A數(shù)據(jù)輸入C3 C2 C1 C0輸出選通× × × × × ×HLL L× × × LLL× × × HHL H× × L ×L× × H ×HH L× L × ×

5、L× H × ×HH HL × × ×LH × × ×H6一位數(shù)據(jù)比較器的設(shè)計設(shè)一位數(shù)據(jù)比較器的輸入為A、B，比較A>B，A=B，A<B，輸出三個比較結(jié)果，輸出采用低電平有效。首先列出真值表如下：ABGT_LEQ_LLT_L00101011101001111101根據(jù)真值表，畫出3個卡諾圖，對邏輯函數(shù)進(jìn)行化簡。確定這個邏輯函數(shù)是一個2輸入，3輸出的函數(shù)。根據(jù)化簡后的結(jié)果搭建電路并進(jìn)行測試。73輸入多數(shù)表決器的設(shè)計設(shè)輸入為A、B、C，當(dāng)三個輸入有兩個或兩個以上同意時，輸出結(jié)果為同意，輸入、輸出的

6、同意均為高電平有效。首先列出真值表如下：ABCF00000010010001111000101111011111根據(jù)真值表畫出卡諾圖，用卡諾圖對邏輯函數(shù)進(jìn)行化簡，按照化簡結(jié)果搭建電路，并按照不同輸入進(jìn)行測試。五、實驗器材（設(shè)備、元器件）： 數(shù)字邏輯實驗箱一臺，HD74LS04P（非門）、SN74LS32N（或門）、SN74LS00N（與非門）、SN74HC86N（異或門）、SN74HC153（數(shù)據(jù)選擇器、多路復(fù)用器）各1片。六、實驗步驟：實驗步驟包括：查閱74LS04、74LS32、74LS00、74HC86、74HC153的數(shù)據(jù)手冊，學(xué)習(xí)它們的邏輯功能。根據(jù)實驗內(nèi)容連接輸入和輸出導(dǎo)線，撥動輸

7、入開關(guān)，觀察指示燈的顯示是否符合要求。根據(jù)設(shè)計要求進(jìn)行組合邏輯設(shè)計，寫出輸出的與或式，根據(jù)數(shù)字邏輯實驗箱上實際安裝的芯片進(jìn)行邏輯表達(dá)式的變換，連接輸入和輸出導(dǎo)線，測試是否完成相應(yīng)的邏輯功能。七、實驗數(shù)據(jù)：1測試74LS04非門的邏輯功能，實際測試數(shù)據(jù)如下。表10 74LS04非門邏輯功能測試輸入引腳（符號）輸入電平輸出電平輸出引腳（符號）實測輸出是否符合邏輯功能1（1A）LH2 （1Y）是HL是3（2A）LH4 （2Y）是HL是5（3A）LH6 （3Y）是HL是9（4A）LH8 （4Y）是HL是11（5A）LH10 （5Y）是HL是13（6A）LH12 （6Y）是HL是備注：非門電路，當(dāng)輸入為

8、0時，輸出為1，指示燈亮。274LS32有4個兩輸入或門，測試其中一個或門的邏輯功能，實際測試數(shù)據(jù)如下。表11 74LS32或門邏輯功能測試輸入引腳（符號）輸入電平輸出電平輸出引腳（符號）實測輸出是否符合邏輯功能1（1A）2（1B）LLL3（1Y）是LHH是HLH是HHH是備注：兩輸入或門，當(dāng)輸入1為0，輸入2為1時，輸出為1，指示燈亮。374LS00有4個兩輸入與非門，測試其中一個與非門的邏輯功能，實際測試數(shù)據(jù)如下。表12 74LS00與非門邏輯功能測試輸入引腳（符號）輸入電平輸出電平輸出引腳（符號）實測輸出是否符合邏輯功能1（1A）2（1B）LLH3（1Y）是LHH是HLH是HHL是備注：

9、兩輸入與非門，當(dāng)輸入1為1，輸入2為1時，輸出為0，指示燈滅。備注：兩輸入與非門，當(dāng)輸入1為1，輸入2為0時，輸出為1，指示燈亮。474HC86有4個兩輸入異或門，測試其中一個異或門的邏輯功能，實際測試數(shù)據(jù)如下。表13 74HC86異或門邏輯功能測試輸入引腳（符號）輸入電平輸出電平輸出引腳（符號）實測輸出是否符合邏輯功能1（1A）2（1B）LLL3（1Y）是LHH是HLH是HHL是備注：兩輸入異或門，當(dāng)輸入1為1，輸入2為0時，兩個輸入不同，輸出為1，指示燈亮。備注：兩輸入異或門，當(dāng)輸入1為1，輸入2為1時，兩個輸入相同，輸出為0，指示燈滅。574HC153芯片上有兩個4選1數(shù)據(jù)選擇器，測試其

10、中一個數(shù)據(jù)選擇器的邏輯功能，實際測試數(shù)據(jù)如下。表14數(shù)據(jù)選擇器的邏輯功能輸入輸出引腳（符號）7（1Y）實測輸出是否符合邏輯功能選擇輸入引腳（符號）2 14（B A）數(shù)據(jù)輸入引腳（符號）3 4 5 6 （1C3 1C2 1C1 1C0）輸出選通引腳（符號）1（1）× × × × × ×HL是L L× × × LLL是× × × HH是L H× × L ×L是× × H ×H是H L× L × 

11、15;L是× H × ×H是H HL × × ×L是H × × ×H是備注：4選1數(shù)據(jù)選擇器，輸出選通為L，選擇輸入為L，H，當(dāng)輸入引腳全為L時，輸出為L，指示燈滅。備注：4選1數(shù)據(jù)選擇器，輸出選通為L，選擇輸入為L，H，當(dāng)5號輸入引腳為H時，輸出為H，指示燈亮。6一位數(shù)據(jù)比較器的設(shè)計設(shè)一位數(shù)據(jù)比較器的輸入為A、B，比較A>B，A=B，A<B，輸出三個比較結(jié)果，輸出采用低電平有效。表15 一位數(shù)據(jù)比較器的測試結(jié)果輸入輸出實測輸出是否符合邏輯功能ABAGTB_LAEQB_LALTB_L00HLH

12、是01HHL是10LHH是11HLH是備注：1位數(shù)據(jù)比較器，輸入1和輸入2均為L時，此處為低電平有效，輸出依次為H，L，H，指示燈亮，滅，亮。備注：1位數(shù)據(jù)比較器，輸入1為L，輸入2為H時，此處為低電平有效，輸出依次為H，H，L，指示燈亮，亮，滅。備注：1位數(shù)據(jù)比較器，輸入1為H，輸入2為L時，此處為低電平有效，輸出依次為L，H，H，指示燈滅，亮，亮。備注：1位數(shù)據(jù)比較器，輸入1為H，輸入2為H時，此處為低電平有效，輸出依次為H，L，H，指示燈亮，滅，亮。73輸入多數(shù)表決器的設(shè)計設(shè)輸入為A、B、C，當(dāng)三個輸入有兩個或兩個以上同意時，輸出結(jié)果為同意 ，輸入、輸出的同意均為高電平有效。表16 3輸

13、入多數(shù)表決器的測試結(jié)果輸入輸出F實測輸出是否符合邏輯功能ABC000L是001L是010L是011H是100L是101H是110H是111H是備注：3輸入表決器，用與非門連接非門代替與門，輸入依次為L,H,H時，此處為高電平有效，輸出為H，指示燈亮。備注：3輸入表決器，用與非門連接非門代替與門，輸入依次為H,L,H時，此處為高電平有效，輸出為H，指示燈亮。備注：3輸入表決器，用與非門連接非門代替與門，輸入依次為H,H,L時，此處為高電平有效，輸出為H，指示燈亮。備注：3輸入表決器，用與非門連接非門代替與門，輸入依次為H,H,H時，此處為高電平有效，輸出為H，指示燈亮。八、實驗結(jié)論：設(shè)計3輸入多

14、數(shù)表決器時，采用中規(guī)模邏輯器件進(jìn)行組合邏輯電路的設(shè)計，可以有效地簡化電路設(shè)計與實現(xiàn)過程，能夠輕松地測試輸出結(jié)果是否與預(yù)期相符，同時便于電路的修改。九、總結(jié)及心得體會：通過本次實驗，我們鞏固了在數(shù)字邏輯課程上學(xué)到的幾種門電路，以及如何設(shè)計特定功能的簡單電路。在課堂知識的基礎(chǔ)上，自己動手測試了非門，或門，異或門，4輸入數(shù)據(jù)選擇器等電路的輸出和輸入的關(guān)系，還利用真值表、卡諾圖等工具來化簡邏輯函數(shù)，設(shè)計出了1位數(shù)值比較器和三輸入表決器。最后，改變輸入狀態(tài)，檢查電路輸出是否符合邏輯。十、對本實驗過程及方法、手段的改進(jìn)建議：本次實驗我們完成了數(shù)字邏輯課程的部分實踐，希望可以進(jìn)行更深入的拓展，設(shè)計并實現(xiàn)功能

15、更為全面的電路。 報告評分： 指導(dǎo)教師簽字：電 子 科 技 大 學(xué)實 驗 報 告 2學(xué)生姓名：xxx 學(xué) 號： 指導(dǎo)教師：吉家成 米源 王華一、實驗項目名稱： Verilog組合邏輯設(shè)計二、實驗?zāi)康模菏褂肐SE軟件和Verilog語言進(jìn)行組合邏輯的設(shè)計與實現(xiàn)。三、實驗內(nèi)容：13-8譯碼器的設(shè)計和實現(xiàn)。24位并行進(jìn)位加法器的設(shè)計和實現(xiàn)。3兩輸入4位多路選擇器的設(shè)計和實現(xiàn)。實驗要求如下：1采用Verilog語言設(shè)計，使用門級方式進(jìn)行描述。2編寫仿真測試代碼。3編寫約束文件，使輸入、輸出信號與開發(fā)板的引腳對應(yīng)。4下載到FPGA開發(fā)板，撥動輸入開關(guān)，觀察Led燈的顯示是否符合真值表。四、實驗原理：17

16、4x138譯碼器是輸出低有效的3-8譯碼器。表1所示為74x138譯碼器的真值表。表1 74x138譯碼器的真值表輸入輸出G1G2A_LG2B_LCBAY7_LY6_LY5_LY4_LY3_LY2_LY1_LY0_L0xxxxx11111111x1xxxx11111111xx1xxx111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111根據(jù)3-8譯碼器的真值表，可得輸出的函數(shù)表達(dá)式為根據(jù)上述函數(shù)表達(dá)式，可畫出邏

17、輯電路圖為。圖1 3-8譯碼器的邏輯電路圖2. 數(shù)據(jù)選擇器的邏輯功能是根據(jù)地址選擇端的控制，從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出。因此，它可實現(xiàn)時分多路傳輸電路中發(fā)送端電子開關(guān)的功能，故又稱為復(fù)用器（Multiplexer）,并用MUX來表示。表2 2輸入1位多路選擇器的真值表數(shù)據(jù)輸入選擇控制S輸出YD0D100000100100111010010011110101111 2選1數(shù)據(jù)選擇器的真值表如表1所示，其中，D0、D1是2路數(shù)據(jù)輸入，S為選擇控制端，Y為數(shù)據(jù)選擇器的輸出，根據(jù)真值表可寫出它的輸出函數(shù)表達(dá)式為： 如果輸入再加上低有效的輸入使能端，則輸出的表達(dá)式變?yōu)楦鶕?jù)上述函數(shù)表達(dá)式，可畫出2輸

18、入4位多路選擇器的邏輯電路圖為。圖2 2輸入4位多路選擇器的邏輯電路圖2. 1位全加器的真值表如下表3 1位全加器的真值表輸入變量輸出變量ABCiCi+1S0000000101010010111010001101101101011111根據(jù)真值表，輸出表達(dá)式為：對于4位并行加法器，可以按入下公式進(jìn)行設(shè)計圖3所示為4位并行進(jìn)位加法器框圖，本實驗中用Verilog語句來描述。圖3 4位并行進(jìn)位加法器五、實驗器材（設(shè)備、元器件）： PC機(jī)、Windows XP、Anvyl或Nexys3開發(fā)板、Xilinx ISE 14.7開發(fā)工具、Digilent Adept下載工具。六、實驗步驟：實驗步驟包括：建

19、立新工程、原理圖或代碼輸入、設(shè)計仿真、輸入輸出引腳設(shè)置、生成流代碼與下載調(diào)試。七、關(guān)鍵源代碼：1在ISE設(shè)計中可以直接輸入如下3-8譯碼器的代碼module lmx74138(G1, G2A, G2B, A, B, C, Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7);/新建模塊input G1, G2A, G2B, A, B, C;output Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7; /輸入變量和輸出變量and (G, G1, G2A, G2B); /按照38譯碼器電路圖先與nand(Y0, A, B, C, G); /再與非nand(Y1, A, B

20、, C, G);nand(Y2, A, B, C, G);nand(Y3, A, B, C, G);nand(Y4, A, B, C, G);nand(Y5, A, B, C, G);nand(Y6, A, B, C, G);nand(Y7, A, B, C, G);endmodule /結(jié)束模塊23-8譯碼器的仿真測試代碼initial begin /此處只附關(guān)鍵的激勵代碼/ Initialize InputsG1 = 0;G2A = 0;G2B = 0;A = 0;B = 0;C = 0;/ Wait 100 ns for global reset to finish#100; G1 =

21、1;G2A = 0;G2B = 0;A = 1;B = 1;C = 1;#100;G1 = 1;G2A = 0;G2B = 0;A = 1;B = 0;C = 0;#100;G1 = 1;G2A = 0;G2B = 0;A = 1;B = 1;C = 0;end仿真結(jié)果如下圖所示。輸入從低位到高位為：111，輸出Y7=0。（低電平有效）：輸入從低位到高位為：001，輸出Y1=0。（低電平有效）：輸入從低位到高位為：011，輸出Y3=0。（低電平有效）：14位并行加法器的代碼module lmx74283(A,B,C0,S,C4 ); /新建模塊input3:0 A,B; /輸入變量和輸出變量i

22、nput C0;output3:0 S;output C4;wire3:0 G;wire3:0 P;and(G0,A0,B0); /按照電路圖原理先將輸入接入與門得結(jié)果Gand(G1,A1,B1);and(G2,A2,B2);and(G3,A3,B3);or(P0,A0,B0); /再接入或門得結(jié)果Por(P1,A1,B1);or(P2,A2,B2);or(P3,A3,B3);and(R1,P0,C0);or(C1,G0,R1); and(R2,P1,G0); /P和G再接入與門and(R3,P1,P0,C0);or(C2,R2,R3,G1);and(R4,P2,G1);and(R5,P2,R

23、2);and(R6,R3,P2);or(C3,G2,R4,R5,R6);and(R7,P3,G2);and(R8,R4,P3);and(R9,R5,P3);and(R10,R6,P3);or(C4,G3,R7,R8,R9,R10); xor(S0,A0,B0,C0); /最后異或xor(S1,A1,B1,C1);xor(S2,A2,B2,C2);xor(S3,A3,B3,C3);endmodule2加法器的仿真測試代碼initial begin/ Initialize Inputs初始輸入變量A = 0;B = 0;C0 = 0;/ Wait 100 ns for global reset t

24、o finish#100; A = 5;B = 6;C0 = 0;#100; A = 5;B = 4;C0 = 1;/ Add stimulus hereend 仿真結(jié)果如下圖所示。輸入為0101和0110，輸入進(jìn)位為0輸出1011，輸出進(jìn)位為0：輸入為0101和0100，輸入進(jìn)位為1輸出1010，輸出進(jìn)位為0：1數(shù)據(jù)選擇器的代碼module lmx74157(ENL,S,D10,D11,D20,D21,D30,D31,D40,D41,Y1,Y2,Y3,Y4 );input ENL,S,D10,D11,D20,D21,D30,D31,D40,D41;output Y1,Y2,Y3,Y4; /4

25、個輸出，進(jìn)行選擇的結(jié)果and(S1,ENL,S);and(S2,ENL,S);and(D1A,D10,S1); /輸入D1和S1先接入與門，得中間變量D1A,D1Band(D1B,D11,S2);or(Y1,D1A,D1B); /中間變量接入或門and(D2A,D20,S1); /類似上一段代碼（D1和S1）and(D2B,D21,S2);or(Y2,D2A,D2B); and(D3A,D30,S1); /類似上一段代碼（D1和S1）and(D3B,D31,S2);or(Y3,D3A,D3B);and(D4A,D40,S1); /類似上一段代碼（D1和S1）and(D4B,D41,S2);or

26、(Y4,D4A,D4B);endmodule2. 數(shù)據(jù)選擇器的仿真測試代碼initial begin /此處只附測試文件中的關(guān)鍵激勵代碼/ Initialize InputsENL = 0;S = 0;D10 = 0;D11 = 0;D20 = 0;D21 = 0;D30 = 0;D31 = 0;D40 = 0;D41 = 0;/ Wait 100 ns for global reset to finish#100; ENL = 0;S = 0;D10 = 1;D11 = 0;D20 = 1;D21 = 0;D30 = 1;D31 = 0;D40 = 1;D41 = 0;#100; ENL =

27、 0;S = 1;D10 = 1;D11 = 0;D20 = 1;D21 = 0;D30 = 1;D31 = 0;D40 = 1;D41 = 0;end 仿真結(jié)果如下圖所示。S為0時，選擇第一組輸入：S為1時，選擇第二組輸入：八、實驗結(jié)論：Verilog電路描述語言可以幫助我們進(jìn)行電路圖的仿真。在實現(xiàn)真實電路之前，用ISE對電路圖進(jìn)行仿真測試，判斷其功能是否滿足預(yù)期，十分有必要。九、總結(jié)及心得體會：我們用verilog語言來對具有一定功能的電路圖進(jìn)行描述，并對調(diào)試通過的代碼進(jìn)行測試，判斷輸入輸出是否滿足預(yù)期的電路功能。通過本次實驗，學(xué)習(xí)到了ISE的使用方法，和verilog基本語法，以及調(diào)試和

28、測試的步驟。感受到了親自對電路進(jìn)行仿真的樂趣。十、對本實驗過程及方法、手段的改進(jìn)建議：本次實驗我們用verilog語言進(jìn)行電路仿真，希望可以進(jìn)行更深入的拓展，設(shè)計并仿真功能更為全面的電路。 報告評分： 指導(dǎo)教師簽字：電 子 科 技 大 學(xué)實 驗 報 告 3學(xué)生姓名：xxx 學(xué) 號： 指導(dǎo)教師：吉家成 米源 王華一、實驗項目名稱： 中小規(guī)模時序邏輯設(shè)計二、實驗?zāi)康模簂 掌握74x161計數(shù)器的邏輯功能。l 掌握74x161計數(shù)器的級聯(lián)使用方法。l 采用74x161計數(shù)器和小規(guī)模邏輯門設(shè)計60進(jìn)制計數(shù)器。三、實驗內(nèi)容：實現(xiàn)模60計數(shù)器：1）用兩片74x161分別實現(xiàn)模10和模6計數(shù)器，用數(shù)碼管顯示

29、計數(shù)器的輸出狀態(tài)。2）再將兩片74x161進(jìn)行級聯(lián)，實現(xiàn)模60計數(shù)器。四、實驗原理：如下是74161計數(shù)器的引腳圖：CP表示輸入時鐘脈沖，CR是清零端，LD是置數(shù)控制端 ，CTp和CTt是計數(shù)器工作狀態(tài)控制端，D0D3是并行輸入數(shù)據(jù)端，CO是進(jìn)位信號端，Q0Q3是計數(shù)器狀態(tài)輸出端。74161計數(shù)器的工作狀態(tài)表已經(jīng)給出：根據(jù)此狀態(tài)表，可以知道74161的性能特點如下：1. 可以直接清零2. 數(shù)據(jù)可以并行預(yù)置，但需CP上升沿配合3. 可進(jìn)行二進(jìn)制同步計數(shù)4. 具有進(jìn)位輸出信號，可以串接計數(shù)使用5. 當(dāng)進(jìn)位輸出為1111時，產(chǎn)生進(jìn)位輸出，CO=1，當(dāng)下一個CP上升沿到來之時，內(nèi)部4個觸發(fā)器均翻轉(zhuǎn)為0

30、，計數(shù)器重新開始計數(shù)。反饋預(yù)置數(shù)法：該法是用譯碼電路檢測計數(shù)器的狀態(tài)，當(dāng)計數(shù)器到達(dá)被檢測的狀態(tài)時，譯碼電路輸出低電平或高電平，將其反饋到計數(shù)器的預(yù)置數(shù)端，使預(yù)置數(shù)端出現(xiàn)有效電平。利用預(yù)置數(shù)端的異步/同步預(yù)置功能，將數(shù)據(jù)輸入端所加的預(yù)置數(shù)裝入計數(shù)器，從而實現(xiàn)預(yù)定模數(shù)的計數(shù)。反饋復(fù)位法：該法也是用譯碼電路（門電路）來檢測計數(shù)器的狀態(tài)，當(dāng)計數(shù)器達(dá)到被檢測的狀態(tài)時，譯碼電路輸出低電平或高電平，把該信號反饋到計數(shù)器的清零端（復(fù)位端），使清零端出現(xiàn)有效電平。五、實驗器材（設(shè)備、元器件）： 數(shù)字邏輯實驗箱一臺，HD74LS04P（非門）、SN74LS00N（與非門）、SN74HC161N（計數(shù)器）各1片。六

31、、實驗步驟：1) 選擇合適的方法，繪制電路圖：此處選擇反饋預(yù)置數(shù)法，因為反饋復(fù)位法會出現(xiàn)持續(xù)時間過短，無法被觀測到的情況。繪制電路圖如下：左邊一個為模10計數(shù)器，右邊為模6計數(shù)器。選擇左邊74161的輸出為10時的兩個為1的輸出位與非后連接LD，實現(xiàn)清零功能。左邊74161的輸出為10時的兩個為1輸出位與非后連接右邊74161的CTt和CTp段，實現(xiàn)滿10進(jìn)位功能。右邊74161則將輸出端為6的兩個為1的輸出位與非后連接LD，實現(xiàn)整個計數(shù)器滿59清零的功能。2) 按照電路圖，對實驗箱中元器件進(jìn)行連接，注意接地和接高電平。3) 對連接好的試驗箱進(jìn)行通電，觀察實驗箱左上方數(shù)字顯示的情況，如下圖：4

32、) 對顯示的數(shù)字變化情況進(jìn)行觀察總結(jié)，判斷電路是否完成了模60計數(shù)器的功能左邊計數(shù)器滿9歸0，同時右邊計數(shù)器進(jìn)1，兩邊計數(shù)器達(dá)到59時，清零。上面兩幅圖顯示了，左邊計數(shù)器達(dá)到9以后就歸0并重新計數(shù)，右邊計數(shù)器接受了進(jìn)位，從0變?yōu)?的過程。七、實驗結(jié)論：74161計數(shù)器可以通過反饋復(fù)位法和反饋預(yù)置數(shù)法實現(xiàn)模m計數(shù)器的功能。將一個模m計數(shù)器和一個模n計數(shù)器相連，可以實現(xiàn)模m*n計數(shù)器的功能。我們可以通過對一個元器件的性能進(jìn)行分析，來設(shè)計滿足特定需求的電路，如此處的模60計數(shù)器電路。答：這是一個模48的電路（16*3），輸出顯示的范圍是047。九、總結(jié)及心得體會：本次實驗中，我們自己設(shè)計并動手連接電

33、路，最終用74161計數(shù)器和與非門實現(xiàn)了一個模60計數(shù)器。通過這次實驗，我感受到了數(shù)字邏輯的知識在生活中的應(yīng)用，我們可以通過對電路的分析與設(shè)計，實現(xiàn)具有特定功能（比如這次實現(xiàn)的計數(shù)器）的電路。十、對本實驗過程及方法、手段的改進(jìn)建議：希望除了實現(xiàn)模m計數(shù)器以外，還可以設(shè)計滿足其它更多功能的電路，對所學(xué)知識進(jìn)行進(jìn)一步鞏固和拓展。 報告評分： 指導(dǎo)教師簽字：電 子 科 技 大 學(xué)實 驗 報 告 4學(xué)生姓名：xxx 學(xué) 號：指導(dǎo)教師：吉家成 米源 王華一、實驗項目名稱：Verilog時序邏輯設(shè)計二、實驗?zāi)康模赫莆者呇谼觸發(fā)器74x74、移位寄存器74x194的工作原理。采用移位寄存器74x194設(shè)計3

34、位最大序列長度線性反饋移位寄存器LFSR計數(shù)器。三、實驗內(nèi)容：1設(shè)計邊沿D觸發(fā)器74x74。2設(shè)計通用移位寄存器74x194。3采用1片74x194和其它小規(guī)模邏輯門設(shè)計3位LFSR計數(shù)器。l 采用Verilog語言設(shè)計，使用門級方式進(jìn)行描述。l 編寫仿真測試代碼。l 編寫約束文件，使輸入、輸出信號與開發(fā)板的引腳對應(yīng)。l 下載到FPGA開發(fā)板，撥動輸入開關(guān)和按鈕，觀察Led燈的顯示是否符合設(shè)計要求。四、實驗原理：174x74邊沿D觸發(fā)器下圖是一個帶有置位端和復(fù)位端的邊沿D觸發(fā)器的原理圖。下圖PR端和CLR端信號不同時有效時，觸發(fā)器能在時鐘CLK和輸入信號D的控制下開始工作。邊沿D觸發(fā)器電路原理

35、圖2. 移位寄存器74x194四位移位寄存器的原理圖如圖所示。因為從時鐘信號CP的上升沿加到觸發(fā)器上開始到輸出端新狀態(tài)穩(wěn)定地建立起來有一段延遲時間，所以當(dāng)時鐘信號同時加到四個觸發(fā)器上時，每個觸發(fā)器接收的都是前一個觸發(fā)器中原來的數(shù)據(jù)。通過調(diào)節(jié)CLR和S1,S0,可以實現(xiàn)74x194的移位寄存功能。4位通用移位寄存器74x194電路原理圖3. LFSR計數(shù)器LFSR有2的n次方減1種有效狀態(tài)，是一個產(chǎn)生二進(jìn)制位序列的機(jī)制。這個寄存器由一個初始化矢量設(shè)置的一系列信元組成，寄存器行為被一個時鐘調(diào)節(jié)。在每個定時時刻，這個寄存器信元的內(nèi)容被移動到一個正確的位置，這個排外的或這個信元子集內(nèi)的內(nèi)容被放在最左邊

36、的信元中。LFSR計數(shù)器的一般結(jié)構(gòu)如下圖：LFSR的一般結(jié)構(gòu)五、實驗器材（設(shè)備、元器件）： 計算機(jī)一臺，Project Navigator軟件一套，Adept軟件一套，NEXYS 3開發(fā)板一個。六、實驗步驟：實驗步驟包括：1. 在Project Navigator中新建一個項目2. 在項目中添加要實現(xiàn)的功能所對應(yīng)的module3. 根據(jù)上述原理及電路圖設(shè)計代碼，定義輸入和輸出變量4. 添加約束文件5. 生成bit文件，用Adept將代碼下載到開發(fā)板上，并查看其功能。七、實驗數(shù)據(jù)：174x74邊沿D觸發(fā)器模塊代碼：module d74x74(CLK,D,PR_L,CLR_L,Q,QN );inp

37、ut PR_L,CLR_L,CLK,D; /置位端，復(fù)位端，時鐘端，輸入端output Q,QN; /Q和QN互為反變量 wire w1,w2,w3,w4; /中間變量 nand(w1,PR_L,w4,w2); /根據(jù)電路原理圖nand(w2,w1,CLR_L,CLK); /用與非門構(gòu)造的D觸發(fā)器nand(w3,w2,CLK,w4);nand(w4,w3,CLR_L,D);nand(Q,PR_L,w2,QN);nand(QN,Q,w3,CLR_L);endmodule測試代碼：initial begin /此處只附關(guān)鍵激勵測試代碼 CLK = 0 ;PR_L = 1 ;CLR_L = 1 ;D

38、 = 0 ;#4 D = 1 ; /給D賦值不同的輸入#2 D = 0 ;#8 D = 0 ;#2 D = 1 ;#13 CLR_L = 0 ;#10 CLR_L = 1 ;#10 PR_L = 0 ;#5 D = 0 ;#10 PR_L = 1 ;endalways begin #5 CLK = CLK ;end波形圖：邊沿D觸發(fā)器的時序圖如上圖。PR_L端和CLR_L端同時為1時，邊沿D觸發(fā)器處在工作狀態(tài)。D為0時，在鐘控電平的下降沿，Q的值變?yōu)楹虳一樣，也變?yōu)?。QN的值則和Q相反，為1，滿足D觸發(fā)器將輸出置為D的功能。UCF文件：NET CLKLOC=V10; /鐘控點平#Switch

39、NET CLR_L LOC= T10; /SW0表示輸入CLR_LNET PR_L LOC= T9; /SW1表示輸入PR_LNET D LOC= V9; /SW2表示輸入D#LedNET QN LOC=T11; /LD7表示輸出QNNET Q LOC=R11; /LD6表示輸出Q開發(fā)板測試：輸入CLR_L和PR_L同為低電平時，QN和Q都為高電平，電路處于禁用狀態(tài)。一般情況下，不允許有這種輸入：(如下圖所示)輸入CLR_L和PR_L同為高電平時，邊沿型D觸發(fā)器處于工作狀態(tài)。此時，D端（即SWITCH2）輸入為1，為高電平。表示Q的LD6（即輸出R11）燈亮，即為高電平，輸出為1。表示QN的L

40、D7（即輸出T11）燈滅，為與Q相反的低電平，輸出為0（如下圖所示）：輸入CLR_L和PR_L同為高電平時，邊沿型D觸發(fā)器處于工作狀態(tài)。此時，D端（即SWITCH2）輸入為0，為低電平。表示Q的LD6（即輸出R11）燈滅，即為低電平，輸出為0。表示QN的LD7（即輸出T11）燈亮，為與Q相反的高電平，輸出為1（如下圖所示）：2. 移位寄存器74x194模塊代碼:module YWJCQ74x194(CLK, CLR_L, LIN, RIN, S1, S0, A, B, C, D, QA, QB, QC, QD ); input CLK, CLR_L, LIN, RIN, S1, S0, A,

41、B, C, D; /控制端（鐘控/控制左移右移或保持）和輸入狀態(tài)output QA, QB, QC, QD; /輸出移位后的結(jié)果wire CLK_D; /中間變量wire CLR_L_D;wire S1_L, S1_H; /中間變量wire S0_L, S0_H;wire QAN, QBN, QCN, QDN;wire w1, w2, w3, w4, w5, w6, w7, w8, w9, w10; /中間變量wire w11, w12, w13, w14, w15, w16, w17, w18, w19, w20;buf(CLK_D,CLK); /緩沖門，用于時序電路buf(CLR_L_D,

42、CLR_L);not(S1_L,S1); /S1和S0取反，附給中間變量S1_L和S0_Lnot(S0_L,S0);not(S1_H,S1_L); /S1_L和S0_L再取反，付給S1_H和S0_Hnot(S0_H,S0_L);and(w1,LIN,S1_H,S0_L); /不同輸入和S1_H和S0_H接入與門 and(w2,QD,S1_L,S0_L); /與門輸出端賦給不同中間變量and(w3,D,S1_H,S0_H);and(w4,QC,S1_L,S0_H);and(w6,QD,S1_H,S0_L);and(w7,QC,S1_L,S0_L);and(w8,C,S1_H,S0_H);and(

43、w9,QB,S1_L,S0_H);and(w11,QC,S1_H,S0_L);and(w12,QB,S1_L,S0_L);and(w13,B,S1_H,S0_H);and(w14,QA,S1_L,S0_H);and(w16,QB,S1_H,S0_L);and(w17,QA,S1_L,S0_L);and(w18,A,S1_H,S0_H);and(w19,RIN,S1_L,S0_H);or(w5,w1,w2,w3,w4); /相鄰四組中間變量接入一個或門or(w10,w6,w7,w8,w9); /或門輸出端賦給另一個中間變量or(w15,w11,w12,w13,w14);or(w20,w16,w1

44、7,w18,w19);d74x74y1(CLK_D,w5,1'b1,CLR_L_D,QD,QDN); /將對應(yīng)變量接入d觸發(fā)器d74x74y2(CLK_D,w10,1'b1,CLR_L_D,QC,QCN); /d74x74之前已經(jīng)寫過d74x74y3(CLK_D,w15,1'b1,CLR_L_D,QB,QBN); /此處直接引用d74x74y4(CLK_D,w20,1'b1,CLR_L_D,QA,QAN);endmodule測試代碼：initial begin/ Initialize InputsCLK = 0;CLR_L = 0;LIN = 0;RIN = 0

45、;S1 = 0;S0 = 0;A = 0;B = 0;C = 0;D = 0;/ Wait 100 ns for global reset to finish#100;/ Add stimulus hereCLR_L = 1 ;S1 = 0 ;S0 = 0 ;#100 ;S1 = 0 ;S0 = 1 ;RIN = 1 ;#100 ;S1 = 1 ;S0 = 1 ;A = 0 ;B = 0 ;C = 0 ;D = 0 ;#100 ;S1 = 1 ;S0 = 0 ;LIN = 1 ;#100 ;S1 = 1 ;S0 = 1 ;A = 1 ;B = 1 ;C = 1 ;D = 1 ;endalways begin #5 CLK = CLK ;end波形圖：CLR_L端為1，S0和S1端為0時，74x194移位寄存器保持輸入狀態(tài)。輸入A,B,C,D分別為0,0,0,0時，輸出的Q