FPGA筆精彩試題匯總情況

1、=1 章 FPGA基礎(chǔ)知識(shí) 二=1.1 FPGA設(shè)計(jì)工程師努力的方向SOPC高速串行I/O,低功耗，可靠性，可測(cè)試性和設(shè)計(jì)驗(yàn)證流程的 優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA 設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測(cè)、可驗(yàn)證性 發(fā)展。芯片可測(cè)、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備的條件，盡量在 上板之前查出bug，將發(fā)現(xiàn)bug的時(shí)間提前，這也是一些公司花大力 氣設(shè)計(jì)仿真平臺(tái)的原因。另外隨著單板功能的提高、成本的壓力，低 功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者的考慮圍，完成相同的功能下，考慮如 何能夠使芯片的功耗最低。高速串行IO的應(yīng)用，也豐富了 FPGA的應(yīng) 用圍，象xil

2、inx的v2pro中的高速鏈路也逐漸被應(yīng)用?？傊?，學(xué)無(wú)止境，當(dāng)掌握一定概念、方法之后，就要開始考慮FPGA其它方面的問(wèn)題了。1.2簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)電路構(gòu)思，設(shè)計(jì)說(shuō)明與設(shè)計(jì)劃分，電路設(shè)計(jì)與輸入（ HDL代 碼、原理圖），功能仿真與測(cè)試，邏輯綜合，門級(jí)綜合，邏輯驗(yàn)證與 測(cè)試（綜合后仿真），布局布線，時(shí)序仿真，板級(jí)驗(yàn)證與仿真，加載 配置，在線調(diào)試。 常用開發(fā)工具（Altera FPGAHDL語(yǔ)言輸入：Text Editor （HDL語(yǔ)言輸入），還可以使用Ultra Edit原理圖輸入：Schematic Editor IP Cor輸入：MegaWinzad綜合工具：Syn

3、plify/Synplify Pro, Qaustus II嵌綜合工具 仿真工具：ModelSim實(shí)現(xiàn)與優(yōu)化工具：Quartus II集成的實(shí)現(xiàn)工具有 Assignment Editor （約 束編輯器）、LogicLocK邏輯鎖定工具）、PowerFit Fitter（布局布線器）、 Timing Analyzer（時(shí)序分析器，STA分析工具）、Floorplan Editor （布局 規(guī)劃器）、Chip Editor （底層編輯器）、Design Space ExploreK設(shè)計(jì)空 間管理器）、Design Assistant（檢查設(shè)計(jì)可靠性）等。后端輔助工具： Assembler （編程

4、文件生成工具），Programmer （下載編程工具）， PowerGauge （功耗仿真器）調(diào)試工具：SignalTapl（在線邏輯分析儀），SignalProb（信號(hào)探針）。系 統(tǒng)級(jí)設(shè)計(jì)環(huán)境：SOPC Buildej DSP Builder Software Builder。1.3 Quartus文件管理1. 編譯必需的文件：設(shè)計(jì)文件（.gdf、.bdf、EDIF輸入文件、.tdf、verilog 設(shè)計(jì)文件、.vqm、.vt、VHDL設(shè)計(jì)文件、.vht）、存儲(chǔ)器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tel）、工程文件（.qpf）。2. 編譯過(guò)程中生成的中間文件（

5、.eqn文件和db目錄下的所有文 件.tdf, .hdb, .xml等）3.編譯結(jié)束后生成的報(bào)告文件（.rpt、.qsmg 等）4.根據(jù)個(gè)人使用習(xí)慣生成的界面配置文件（ .qws等）5.編程文件（.sof、.pof、.ttf 等）1.4 IC設(shè)計(jì)流程（仿真，設(shè)寫出一份設(shè)計(jì)規(guī)，設(shè)計(jì)規(guī)評(píng)估，選擇芯片和工具，設(shè)計(jì)，計(jì)評(píng)估，綜合，布局和布線，仿真和整體檢驗(yàn)）檢驗(yàn)，最終評(píng)估，系 統(tǒng)集成與測(cè)試，產(chǎn)品運(yùn)輸。設(shè)計(jì)規(guī)則：使用自上而下的設(shè)計(jì)方法（行 為級(jí)，寄存器傳輸級(jí)，門電路級(jí)），按器件的結(jié)構(gòu)來(lái)工作，做到同步 設(shè)計(jì)，防止亞穩(wěn)態(tài)的出現(xiàn)，避免懸浮的節(jié)點(diǎn)，避免總線的爭(zhēng)搶（多個(gè) 輸出端同時(shí)驅(qū)動(dòng)同一個(gè)信號(hào)）。設(shè)計(jì)測(cè)試（DF

6、T強(qiáng)調(diào)可測(cè)試性應(yīng)該是設(shè)計(jì)目標(biāo)的核心，目的是排除 一個(gè)芯片的設(shè)計(jì)缺陷，捕獲芯片在物理上的缺陷問(wèn)題。ASIC設(shè)計(jì)要求提供測(cè)試結(jié)構(gòu)和測(cè)試系向量。FPGA等默認(rèn)生產(chǎn)廠商已經(jīng)進(jìn)行了適當(dāng)?shù)臏y(cè)試。測(cè)試的10/10原則：測(cè)試電路的規(guī)模不要超過(guò) 整個(gè)FPGA的10%,花費(fèi)在設(shè)計(jì)和仿真測(cè)試邏輯上的時(shí)間不應(yīng)超過(guò)設(shè) 計(jì)整個(gè)邏輯電路的10%。1.5 FPGA基本結(jié)構(gòu)可編程輸入/輸出單元，基本可編程邏輯單元，嵌入式塊 RAM，豐富 的布線資源，底層嵌入式功能單元，嵌專用硬核。常用的電氣標(biāo)準(zhǔn)有 LVTTL, LCCMOS,SSTL,HSTL,LVDS,LVPE 等L,PCIFPGA懸浮的總線會(huì)增加系統(tǒng)的噪聲，增加功率的損耗

7、，并且具有潛 在的產(chǎn)生不穩(wěn)定性的問(wèn)題，解決方案是加上拉電阻。對(duì)于SRAM型器件，路徑是通過(guò)編程多路選擇器實(shí)現(xiàn)； 對(duì)于反熔絲型 器件，路徑通過(guò)傳導(dǎo)線（高阻抗，有 RC延時(shí)）來(lái)實(shí)現(xiàn)的。這兩種結(jié) 構(gòu)都顯著加大了路徑延時(shí)。1.6 FPGA選型時(shí)要考慮哪些方面？需要的邏輯資源、應(yīng)用的速度要求，功耗，可靠性，價(jià)格，開發(fā)環(huán)境 和開發(fā)人員的熟悉程度。1.7同步設(shè)計(jì)的規(guī)則單個(gè)時(shí)鐘域：1、所有的數(shù)據(jù)都要通過(guò)組合邏輯和延時(shí)單元，典型的延時(shí)單元是觸 發(fā)器，這些觸發(fā)器被一個(gè)時(shí)鐘信號(hào)所同步；2、延時(shí)總是由延時(shí)單元來(lái)控制，而不是由組合邏輯來(lái)控制；3、組合邏輯所產(chǎn)生的信號(hào)不能在沒有通過(guò)一個(gè)同步延時(shí)單元的情況 下反饋回到同一個(gè)

8、組合邏輯；4、時(shí)鐘信號(hào)不能被門控，必須直接到達(dá)延時(shí)單元的時(shí)鐘輸入端，而不是經(jīng)過(guò)任何組合邏輯；5、數(shù)據(jù)信號(hào)必須只通向組合邏輯或延時(shí)單 元的數(shù)據(jù)輸入端。多個(gè)時(shí)鐘域：把通過(guò)兩個(gè)不同時(shí)鐘作用區(qū)域之間的信號(hào)作為異步信號(hào)處理1.8你所知道的可編程邏輯器件有哪些？PAL/GAL CPLD FPGAPLA可編程邏輯陣列，一種用于大規(guī)模的與陣列和或陣列的邏輯器 件，用于實(shí)現(xiàn)布爾邏輯的不同組合。PLA可編程陣列邏輯，一種邏輯器件，由大規(guī)模的與陣列和規(guī)模小且數(shù)量固定的或門組成，可用于實(shí)現(xiàn)布爾邏輯和狀態(tài)機(jī)。PAL很短的交貨時(shí)間、可編程的、沒有NRE(非循環(huán)工程)費(fèi)用門陣列：高密度性、能實(shí)現(xiàn)許多邏輯函數(shù)、速度相對(duì)較快1

9、.9 FPGA ASIC CPLD勺概念及區(qū)別FPGA(Field Programmable Gate Array 是可編程 ASICASIC專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì) 和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周 期供貨的全定制，半定制集成電路。與門陣列等其它 ASIC(Applicatio n Specific IC相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì) 制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí) 時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。FPGA采用同步時(shí)鐘設(shè)計(jì)，使用全局時(shí)鐘驅(qū)動(dòng)，采用時(shí)鐘驅(qū)動(dòng)方式在 各級(jí)專用布線資源上靈活布線，ASIC有時(shí)采用異步邏

10、輯，一般采用門 控時(shí)鐘驅(qū)動(dòng)，一旦設(shè)計(jì)完成，其布線是固定的。FPGA比ASIC開發(fā)周期短，成本低，設(shè)計(jì)靈活。CPLD( Complex Programmable Logic Device 是復(fù)雜可編程邏輯器件。CPLD開關(guān)矩陣路徑設(shè)計(jì)的一個(gè)優(yōu)點(diǎn)是信號(hào)通過(guò)芯片的延時(shí)時(shí)間是確 定的。設(shè)計(jì)者通過(guò)計(jì)算經(jīng)由功能模塊、I/O模塊和開關(guān)矩陣的延遲就 可以任何信號(hào)的延遲時(shí)間，并且信號(hào)沿金屬線傳遞所引起的延遲是 可忽略的CPLDFPGA內(nèi)部結(jié)構(gòu)Product-termLook-up Table程序存儲(chǔ)內(nèi)部EEPROMSRAM,外掛 EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低咼使用場(chǎng)合完成控制邏輯能

11、完成比較復(fù)雜的算袪速度慢快其他資源PLL. RAM和乘袪器等保密性可加密一般不能保密1.10鎖存器（latch）和觸發(fā)器（flip-flop ）區(qū)別?電平敏感的存儲(chǔ)器件稱為鎖存器，可分為高電平鎖存器和低電平鎖存器，用于不同時(shí)鐘 之間的信號(hào)同步 由交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲(chǔ)原件稱為觸發(fā)器。分為上升沿觸 發(fā)和下降沿觸發(fā)?？梢哉J(rèn)為是兩個(gè)不同電平敏感的鎖存器串連而成。前一個(gè)鎖存器決定了觸發(fā)器的建立時(shí)間，后一個(gè)鎖存器則決定了保持時(shí)間。鎖存器對(duì)脈沖電平敏感，在時(shí)鐘脈沖的電平作用下改變狀態(tài)。鎖存器是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或 者使能）信號(hào)的電平值，僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出

12、才會(huì)隨著 數(shù)據(jù)輸入發(fā)生變化。鎖存器不同于觸發(fā)器，它不在鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào) 變化，就像信號(hào)通過(guò)一個(gè)緩沖器一樣；一旦鎖存信號(hào)起鎖存作用，則 數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。鎖存器也稱為透明鎖存器，指的是 不鎖存時(shí)輸出對(duì)于輸入是透明的。應(yīng)用場(chǎng)合：數(shù)據(jù)有效遲后于時(shí)鐘信號(hào)有效。這意味著時(shí)鐘信號(hào)先到， 數(shù)據(jù)信號(hào)后到。在某些運(yùn)算器電路中有時(shí)采用鎖存器作為數(shù)據(jù)暫存缺點(diǎn)：時(shí)序分析較困難。不要鎖存器的原因：1、鎖存器容易產(chǎn)生毛刺，2、鎖存器在ASIC設(shè) 計(jì)中應(yīng)該說(shuō)比f(wàn)f要簡(jiǎn)單，但是在FPGA的資源中，大部分器件沒有鎖 存器這個(gè)東西，所以需要用一個(gè)邏輯門和ff來(lái)組成鎖存器，這樣就浪 費(fèi)了資源。優(yōu)點(diǎn)：面

13、積小。鎖存器比FF快，所以用在地址鎖存是很合適的，不 過(guò)一定要保證所有的latch信號(hào)源的質(zhì)量，鎖存器在CPU設(shè)計(jì)中很常 見，正是由于它的應(yīng)用使得 CPU的速度比外部IO部件邏輯快許多。 latch完成同一個(gè)功能所需要的門較觸發(fā)器要少，所以在 asic中用的 較多。寄存器用來(lái)存放數(shù)據(jù)的一些小型存儲(chǔ)區(qū)域， 用來(lái)暫時(shí)存放參與運(yùn)算的 數(shù)據(jù)和運(yùn)算結(jié)果，它被廣泛的用于各類數(shù)字系統(tǒng)和計(jì)算機(jī)中。其實(shí)寄存器就是一種常用的時(shí)序邏輯電路，但這種時(shí)序邏輯電路只包含存儲(chǔ) 電路。寄存器的存儲(chǔ)電路是由鎖存器或觸發(fā)器構(gòu)成的，因?yàn)橐粋€(gè)鎖存器或觸發(fā)器能存儲(chǔ)1位二進(jìn)制數(shù)，所以由N個(gè)鎖存器或觸發(fā)器可以構(gòu) 成N位寄存器。工程中的寄存

14、器一般按計(jì)算機(jī)中字節(jié)的位數(shù)設(shè)計(jì)， 所以一般有8位寄存器、16位寄存器等。對(duì)寄存器中的觸發(fā)器只要求它們具有置 1置0的功能即可，因而無(wú) 論是用同步RS結(jié)構(gòu)觸發(fā)器，還是用主從結(jié)構(gòu)或邊沿觸發(fā)結(jié)構(gòu)的觸發(fā) 器，都可以組成寄存器。一般由 D觸發(fā)器組成，有公共輸入/輸出使 能控制端和時(shí)鐘，一般把使能控制端作為寄存器電路的選擇信號(hào)，把時(shí)鐘控制端作為數(shù)據(jù)輸入控制信號(hào)。寄存器的應(yīng)用1. 可以完成數(shù)據(jù)的并串、串并轉(zhuǎn)換；2可以用做顯示數(shù)據(jù)鎖存器：許多設(shè)備需要顯示計(jì)數(shù)器的記數(shù)值，以 8421BCD碼記數(shù)，以七段顯示器顯示，如果記數(shù)速度較高，人眼則無(wú) 法辨認(rèn)迅速變化的顯示字符。在計(jì)數(shù)器和譯碼器之間加入一個(gè)鎖存器， 控制數(shù)

15、據(jù)的顯示時(shí)間是常用的方法。3用作緩沖器；4.組成計(jì)數(shù)器：移位寄存器可以組成移位型計(jì)數(shù)器， 如環(huán)形或扭環(huán)形 計(jì)數(shù)器。1.11 JTAG言號(hào)TCK測(cè)試時(shí)鐘輸入，用于移位控制，上升沿將測(cè)試指令、測(cè)試數(shù)據(jù) 和控制輸入信號(hào)移入芯片；下降沿時(shí)將數(shù)據(jù)從芯片移出。TMS:測(cè)試模式選擇，串行輸入端，用于控制芯片部的JTAG犬態(tài)機(jī)。TDI:測(cè)試數(shù)據(jù)輸入，串行輸入端，用于指令和編程數(shù)據(jù)的輸入，在 時(shí)鐘上升沿，數(shù)據(jù)被捕獲。TDO:測(cè)試數(shù)據(jù)輸出，串行輸出端，時(shí)鐘下降沿，數(shù)據(jù)被驅(qū)動(dòng)輸出。TRST 測(cè)試復(fù)位輸入（僅用于擴(kuò)展 JTAG,異步、低電平有效，用于 JTAG 初始化時(shí)。1.12 FPGA芯片有哪兩種存儲(chǔ)器資源？FP

16、GA芯片有兩種存儲(chǔ)器資源：一種叫block ram,另一種是由LUT配置 成的部存儲(chǔ)器（也就是分布式 ram, distribute ram）。Block ram由一 定數(shù)量固定大小的存儲(chǔ)塊構(gòu)成的，使用 BLOCK RAM資源不占用額外 的邏輯資源，并且速度快。但是使用的時(shí)候消耗的 BLOCK RAM資源 是其塊大小的整數(shù)倍。1.13 FPGA中可以綜合實(shí)現(xiàn)為 RAM/ROM/CAM的三種資源及其注意事項(xiàng)？三種資源：block ram、觸發(fā)器（FF）、查找表（LUT ；注意事項(xiàng)：1、在生成RAM等存儲(chǔ)單元時(shí)，應(yīng)該首選block ram資源；原因有二： 使用block ram等資源，可以節(jié)約更多

17、的FF和4-LUT等底層可編程單 元，最大程度發(fā)揮器件效能，節(jié)約成本； block ram是一種可以配置 的硬件結(jié)構(gòu)，其可靠性和速度與用 LUT和register構(gòu)建的存儲(chǔ)器更有 優(yōu)勢(shì)。2、弄清FPGA的硬件結(jié)構(gòu)，合理使用block ram資源；3、分析block ram容量，高效使用block ram資源和分布式ram資源 （distribute ram ）。1.14 FPGA設(shè)計(jì)中對(duì)時(shí)鐘的使用？(例如分頻等)FPGA芯片有固定的時(shí)鐘路由，這些路由能有減少時(shí)鐘抖動(dòng)和偏差。 需要對(duì)時(shí)鐘進(jìn)行相位移動(dòng)或變頻的時(shí)候，一般不允許對(duì)時(shí)鐘進(jìn)行邏輯 操作，這樣不僅會(huì)增加時(shí)鐘的偏差和抖動(dòng)，還會(huì)使時(shí)鐘帶上毛刺。

18、一 般的處理方法是采用FPGA芯片自帶的時(shí)鐘管理器如PLLDLL或DCM, 或者把邏輯轉(zhuǎn)換到觸發(fā)器的 D輸入。1.15 Xili nx中與全局時(shí)鐘資源和DLL相關(guān)的硬件原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的 Minx器件原語(yǔ)包括：BUFG, IBUFGDS, BUFG, BUFGPFGCE, BUFGMUX, BUFGDLL, D等M1.16 HDL語(yǔ)言的層次概念？HDL語(yǔ)言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級(jí)、 功能模塊級(jí)，行為級(jí)，寄存器傳輸級(jí)和門級(jí)。1.17查找表的原理與結(jié)構(gòu)？查找表(look-up-table)簡(jiǎn)稱為L(zhǎng)UT,本質(zhì)上是一個(gè) RAM。目前FPGA 中多使用4輸入的LUT

19、所以每一個(gè)LUT可以看成一個(gè)有4位地址線 的16x1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路 以后，PLD/FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果， 并把結(jié)果事先寫入RAM,每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入 一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的容，然后輸出。1.18 IC設(shè)計(jì)前端到后端的流程和 EDA工具？設(shè)計(jì)前端也稱邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱物理設(shè)計(jì)，兩者并沒有嚴(yán)格的 界限，一般涉及到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。1:規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求。2：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司（FablesS根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能

20、。目前架構(gòu)的驗(yàn)證一般基于system C仿真可以使用 system C的仿真工具，CoCentric 和 Visual Elite等。3： HDL編碼：設(shè)計(jì)輸入工具：ultra，visual VHDL等4:仿真驗(yàn)證： modelsim 5: 邏輯綜合： syn plify6:靜態(tài)時(shí)序分析：synopsys的Prime Time 7：形式驗(yàn)證：Synopsys的 Formality.1.19什么是“線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 OC門（集電極開路與非門）來(lái)實(shí)現(xiàn)，由于不用0C門可能使灌電流過(guò) 大，而燒壞邏輯門，因此在

21、輸出端口應(yīng)加一個(gè)上拉電阻。1.20 IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別？同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步 復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。1.21 MOORE與MEELEY犬態(tài)機(jī)的特征？Moore狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān)，且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì)有狀態(tài)變化。Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān),而且與當(dāng)前輸入值有關(guān)。1.22 Latch和Register區(qū)別？行為描述中Latch如何產(chǎn)生？本質(zhì)的區(qū)別在于：latch是電平觸發(fā)，register是邊沿觸發(fā)。regist

22、er在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而 latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng) 用latch則會(huì)大量浪費(fèi)芯片資源。時(shí)序設(shè)計(jì)中盡量使用register觸發(fā)行為描述中，如果對(duì)應(yīng)所有可能輸入條件，有的輸入沒有對(duì)應(yīng)明確的 輸出，系統(tǒng)會(huì)綜合出latch。比如：/缺少else語(yǔ)句always( a or b)beg inif(a=1) q <= b;end1.23單片機(jī)上電后沒有運(yùn)轉(zhuǎn)，首先要檢查什么? 首先應(yīng)該確認(rèn)電源電壓是否正常；接下來(lái)就是檢查復(fù)位引腳電壓是否 正常；然后再檢查晶振是否起振了。如果系統(tǒng)不穩(wěn)定的話，有時(shí)是因?yàn)殡娫礊V波不好導(dǎo)致的。在單片機(jī)的

23、電源引腳跟地引腳之間接上一個(gè) 0.1uF的電容會(huì)有所改善。如果電源 沒有濾波電容的話，則需要再接一個(gè)更大濾波電容，例如 220uF的 遇到系統(tǒng)不穩(wěn)定時(shí)，就可以并上電容試試(越靠近芯片越好) 。1.24集成電路前端設(shè)計(jì)流程，寫出相關(guān)的工具。1) 代碼輸入(desig n in put)用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼語(yǔ)言輸 入工具：SUMMIT VISUALHDL MENTOR RENI圖R形 輸 入：composer(cade nee);viewlogic (viewdraw)2) 電路仿真(circuit simulation)將vhd代碼進(jìn)行先前邏輯仿

24、真，驗(yàn)證功能描述是否正確數(shù)字電路仿真工具：Verolog:CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim : VHDLCADENCE NC-vhdl SYN OPS YS VSS MENTORMod模擬sift路仿真工具:ANTI HSpice pspice spectre micro microwave: eesoft : hp3) 邏輯綜合(synthesis tools)邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的 門級(jí)電路；將初級(jí)仿真中所沒有考慮的門沿（gates delay）反標(biāo)到生成的門級(jí)網(wǎng)表中，返回電路仿真階段進(jìn)行

25、再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。第2章時(shí)序約束2.1時(shí)序約束的概念和基本策略時(shí)序約束主要包括周期約束，偏移約束，靜態(tài)時(shí)序路徑約束三種。通過(guò)附加時(shí)序約束可以綜合布線工具調(diào)整映射和布局布線，是設(shè)計(jì)達(dá)到 時(shí)序要求。策略：附加時(shí)序約束的一般策略是先附加全局約束， 然后對(duì)快速和慢 速例外路徑附加專門約束。附加全局約束時(shí)，首先定義設(shè)計(jì)的所有時(shí) 鐘，對(duì)各時(shí)鐘域的同步元件進(jìn)行分組，對(duì)分組附加周期約束，然后對(duì)FPGA/CPL爾入輸出PAD附加偏移約束、對(duì)全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時(shí)，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。附加約

26、束的作用：1、提高設(shè)計(jì)的工作頻率（減少了邏輯和布線延時(shí)）；2、獲得正確的時(shí)序分析報(bào)告；（靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具可以正確的輸出時(shí)序報(bào)告）3、指定FPGA/CPLD勺電氣標(biāo)準(zhǔn)和引腳位置。22 FPGA設(shè)計(jì)中如何實(shí)現(xiàn)同步時(shí)序電路的延時(shí)？首先說(shuō)說(shuō)異步電路的延時(shí)實(shí)現(xiàn)： 異步電路一半是通過(guò)加buffer、兩級(jí) 與非門等，但這是不適合同步電路實(shí)現(xiàn)延時(shí)的。在同步電路中，對(duì)于 比較大的和特殊要求的延時(shí)，一半通過(guò)高速時(shí)鐘產(chǎn)生計(jì)數(shù)器，通過(guò)計(jì) 數(shù)器來(lái)控制延時(shí)；對(duì)于比較小的延時(shí)，可以通過(guò)觸發(fā)器打一拍，不過(guò) 這樣只能延遲一個(gè)時(shí)鐘周期。2.

27、3什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有 固定的因果關(guān)系。 電路設(shè)計(jì)可分類為同步電路和異步電路設(shè)計(jì)。同 步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作， 而異步電路不使用時(shí)鐘脈 沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號(hào)使之同步。 由于異步電路具有下列優(yōu)點(diǎn)-無(wú)時(shí)鐘歪斜問(wèn)題、低電源消耗、平均效 能而非最差效能、模塊性、可組合和可復(fù)用性 -因此近年來(lái)對(duì)異步電 路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設(shè)計(jì)， 也開始采用異步電路設(shè)計(jì)。v異步電路主要是組合邏輯電路，用于產(chǎn) 生地址譯碼器、FIFO或RAM的讀寫控制信號(hào)脈沖，

28、其邏輯輸出 與任何時(shí)鐘信號(hào)都沒有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。 同步電路是由時(shí)序電路（寄存器和各種觸發(fā)器）和組合邏輯電路構(gòu)成的 電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘C LK,而所有的狀態(tài)變化都是在時(shí)鐘的上升沿（或下降 沿）完成的。同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接 在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來(lái)時(shí)，電路的狀態(tài)才能改變。改變 后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的到來(lái)， 此時(shí)無(wú)論外部輸入有 無(wú)變化，狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)器外， 還 可以使用不帶時(shí)鐘的觸發(fā)器和延遲元

29、件作為存儲(chǔ)元件， 電路中沒有統(tǒng) 一的時(shí)鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。2.4同步電路和異步電路的區(qū)別？同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈 沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。 異步電路：電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈 沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步， 而其他的觸 發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。2.5同步設(shè)計(jì)的原則1、盡可能使用同一時(shí)鐘，時(shí)鐘走全局時(shí)鐘網(wǎng)絡(luò)。多時(shí)鐘域采用“局咅B(yǎng)同步”。2、 避免使用緩和時(shí)鐘采樣數(shù)據(jù)。采用混合時(shí)鐘采用將導(dǎo)致Fmax小 一倍。3、避免在模塊部使用計(jì)數(shù)器分頻所產(chǎn)生的時(shí)鐘

30、。4、避免使用門控時(shí)鐘。組合電路會(huì)產(chǎn)生大量毛刺，所以會(huì)在elk上產(chǎn)生毛刺導(dǎo)致FF誤翻轉(zhuǎn)?？梢杂脮r(shí)鐘始能代替門控時(shí)鐘2.6時(shí)序設(shè)計(jì)的實(shí)質(zhì)電路設(shè)計(jì)的難點(diǎn)在時(shí)序設(shè)計(jì)，時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器 的建立/保持時(shí)間的要求。2.7對(duì)于多位的異步信號(hào)如何進(jìn)行同步？對(duì)一位的異步信號(hào)使用一位同步器，而對(duì)于多位的異步信號(hào)，可以采 用如下方法：1:可以采用保持寄存器加握手信號(hào)的方法（多數(shù)據(jù)， 控制，地址）；2：特殊的具體應(yīng)用電路結(jié)構(gòu)，根據(jù)應(yīng)用的不同而不同； 3:異步FIFO（最常用的緩存單元是 DPRAM）。2.8什么是時(shí)鐘抖動(dòng)?時(shí)鐘抖動(dòng)是指芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)性變化，也 就是說(shuō)時(shí)鐘周期在不

31、同的周期上可能加長(zhǎng)或縮短。它是一個(gè)平均值為0的平均變量2.9建立時(shí)間與保持時(shí)間的概念？Setup/hold time是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。 建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，其數(shù)據(jù)輸入端的數(shù) 據(jù)必須保持不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘沿T時(shí)間到達(dá)芯片，這 個(gè)T就是建立時(shí)間-Setup time。如不滿足setup time，這個(gè)數(shù)據(jù)就不 能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘沿，數(shù)據(jù)才能被打入觸 發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，其數(shù)據(jù)輸入端的數(shù) 據(jù)必須保持不變的時(shí)間。如果 hold time不夠，數(shù)據(jù)同樣不能被打入 觸發(fā)器。不考慮時(shí)鐘的ske

32、w, D2的建立時(shí)間不能大于（時(shí)鐘周期 T - D1數(shù)據(jù) 最遲到達(dá)時(shí)間T1max+T2maX;保持時(shí)間不能大于（D1數(shù)據(jù)最快到達(dá) 時(shí)間T1min+T2min）;否則D2的數(shù)據(jù)將進(jìn)入亞穩(wěn)態(tài)并向后級(jí)電路傳 播。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)， 將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù) 的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕 量和保持時(shí)間裕量。2.10為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？因?yàn)橛|發(fā)器部數(shù)據(jù)的形成是需要一定的時(shí)間的， 如果不滿足建立和保 持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，

33、 在0和1之間變化，這時(shí)需要經(jīng)過(guò)一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定， 但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級(jí)觸發(fā)器 來(lái)同步異步輸入信號(hào)。這樣做可以防止由于異步輸入信號(hào)對(duì)于本級(jí)時(shí) 鐘可能不滿足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后 面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。2.11什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？ 亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定的時(shí)間段到達(dá)一個(gè)可以確認(rèn)的狀 態(tài)。使用兩級(jí)觸發(fā)器來(lái)使異步電路同步化的電路為一位同步器，用來(lái)對(duì)一位異步信號(hào)進(jìn)行同步。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假 設(shè)第一級(jí)觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到 來(lái)后輸出的數(shù)據(jù)就為亞

34、穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來(lái)之前，其輸出 的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來(lái)，而且穩(wěn)定的數(shù)據(jù)必須 滿足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到來(lái) 時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建 立保持時(shí)間。同步器有效的條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù) 時(shí)間+第二級(jí)觸發(fā)器的建立時(shí)間v二時(shí)鐘周期。2.12如何防止亞穩(wěn)態(tài)？亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù) 測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出

35、電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：1降低系統(tǒng)時(shí)鐘2用反應(yīng)更快的FF3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播4改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)關(guān)鍵是器件使用比較好的工藝和時(shí)鐘周期的裕量要大。2.13系統(tǒng)最高速度計(jì)算（最快時(shí)鐘頻率）和流水線設(shè)計(jì)思想同步電路的速度是指同步系統(tǒng)時(shí)鐘的速度，同步時(shí)鐘愈快，電路處理數(shù)據(jù)的時(shí)間間隔越短，電路在單位時(shí)間處理的數(shù)據(jù)量就愈大。假設(shè)Teo 是觸發(fā)器的輸入數(shù)據(jù)被時(shí)鐘打入到觸發(fā)器到數(shù)據(jù)到達(dá)觸發(fā)器輸出端 的延時(shí)時(shí)間；Tdelay是組合邏輯的延時(shí)；Tsetup是D觸發(fā)器的建立時(shí) 間。假設(shè)數(shù)據(jù)已被時(shí)鐘打入D觸發(fā)器，那么數(shù)據(jù)到達(dá)第一個(gè)觸發(fā)器的 Q輸出端需要的

36、延時(shí)時(shí)間是 Teo,經(jīng)過(guò)組合邏輯的延時(shí)時(shí)間為 Tdelay, 然后到達(dá)第二個(gè)觸發(fā)器的D端，要希望時(shí)鐘能在第二個(gè)觸發(fā)器再次被 穩(wěn)定地打入觸發(fā)器，則時(shí)鐘的延遲必須大于Teo+ Tdela什Tsetup,也就是說(shuō)最小的時(shí)鐘周期 Tmin =Teo Tdela什Tsetup,即最快的時(shí)鐘頻 率Fmax =1/Tmh FPGA開發(fā)軟件也是通過(guò)這種方法來(lái)計(jì)算系統(tǒng)最高 運(yùn)行速度Fma%因?yàn)門co和Tsetup是由具體的器件工藝決定的，故 設(shè)計(jì)電路時(shí)只能改變組合邏輯的延遲時(shí)間 Tdelay,所以說(shuō)縮短觸發(fā)器 間組合邏輯的延時(shí)時(shí)間是提高同步電路速度的關(guān)鍵所在。由于一般同步電路都大于一級(jí)鎖存，而要使電路穩(wěn)定工作，

37、時(shí)鐘周期必須滿足最 大延時(shí)要求。故只有縮短最長(zhǎng)延時(shí)路徑，才能提高電路的工作頻率。可以將較大的 組合邏輯分解為較小的N塊，通過(guò)適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，然 后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時(shí)鐘，就可以避免在 兩個(gè)觸發(fā)器之間出現(xiàn)過(guò)大的延時(shí)，消除速度瓶頸，這樣可以提高電路 的工作頻率。這就是所謂"流水線"技術(shù)的基本設(shè)計(jì)思想，即原設(shè)計(jì)速 度受限部分用一個(gè)時(shí)鐘周期實(shí)現(xiàn)，采用流水線技術(shù)插入觸發(fā)器后，可 用N個(gè)時(shí)鐘周期實(shí)現(xiàn)，因此系統(tǒng)的工作速度可以加快，吞吐量加大。 注意，流水線設(shè)計(jì)會(huì)在原數(shù)據(jù)通路上加入延時(shí)， 另外硬件面積也會(huì)稍 有增加。2.14多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨時(shí)域

38、？建立和保持時(shí)間如果數(shù)據(jù)發(fā)生變化，就可能發(fā)生亞穩(wěn)態(tài)現(xiàn)象。一般來(lái) 說(shuō)，在單一時(shí)鐘域的設(shè)計(jì)中只要系統(tǒng)電路的 fmax能夠保證，就可以 避免亞穩(wěn)態(tài)的發(fā)生；但是在跨時(shí)鐘域的時(shí)鐘的相位是異步的， 亞穩(wěn)態(tài) 將無(wú)法避免。此時(shí)，在跨時(shí)鐘設(shè)計(jì)時(shí)的解決亞穩(wěn)態(tài)的思想是：雖然亞 穩(wěn)態(tài)無(wú)法避免，但可以對(duì)不同的時(shí)鐘域之間信號(hào)進(jìn)行同步處理，防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響。使得在發(fā)生亞穩(wěn)態(tài)后系統(tǒng)仍然可以穩(wěn)定地工作。單根信號(hào)下，對(duì)第2個(gè)時(shí)鐘用D觸發(fā)器打2拍就可以將亞穩(wěn)態(tài)的影響 減少到可以忽略的地步。多根信號(hào)下：握手，速度太慢；異步FIFO多相位/高頻時(shí)鐘多次采樣數(shù)據(jù)。2.15說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序分析的優(yōu)

39、缺點(diǎn)？時(shí)序分析是允許用戶分析設(shè)計(jì)中所有邏輯的時(shí)序性能，并協(xié)助引導(dǎo)布局布線滿足設(shè)計(jì)中的時(shí)序分析要求。靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí) 序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)， 檢查信號(hào)的建立和保持 時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析， 找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑， 且運(yùn)行速度很 快、占用存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí) 序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)， 因此靜態(tài)時(shí) 序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電 路設(shè)計(jì)的驗(yàn)證中。動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆 蓋門級(jí)網(wǎng)表

40、中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些 路徑上可能存在的時(shí)序問(wèn)題。2.16給了 reg的setup，hold時(shí)間，求中間組合邏輯的 delay圍Delay < period - setup-hold2.17時(shí)鐘周期T,觸發(fā)器D1的寄存器到輸出時(shí)間最大為 Tlmax,最小為T1min。組合邏輯電路最大延遲為 T2max,最小為T2min。問(wèn)，觸發(fā)器D2的 建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件T3setup>T+T2max T3hold>T1min+T2min第3章RTL級(jí)設(shè)計(jì)3.1用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè) glitch?將傳輸過(guò)來(lái)的信號(hào)經(jīng)過(guò)

41、兩級(jí)觸發(fā)器就可以消除毛刺。3.2阻塞式賦值和非組塞式賦值的區(qū)別？非阻塞賦值：塊的賦值語(yǔ)句同時(shí)賦值，一般用在時(shí)序電路描述中，同時(shí)執(zhí)行。阻塞賦值：完成該賦值語(yǔ)句后才做下一句的操作，一般用 在組合邏輯描述中，順序執(zhí)行。3.3用FSM實(shí)現(xiàn)101101的序列檢測(cè)模塊。a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1,否 則為0。例如a： b 請(qǐng)畫出 state machine; 請(qǐng)用 RTL描述其 state machinebO'O1/0a；Q1/0y1/11/0stlst21/010狀態(tài)分配：idle： 000 sto： 001 stl: 011 st2：st3: 1103.4用v

42、erilog/vhdl寫一個(gè)fifo控制器（包括空，滿，半滿信號(hào)）。 regN-1:0 memory0:M - 1;定義 FIFO為 N 位字長(zhǎng)容量 M 八個(gè)always模塊實(shí)現(xiàn)，兩個(gè)用于讀寫FIFO兩個(gè)用于產(chǎn)生頭地址head 和尾地址tail，一個(gè)產(chǎn)生counter計(jì)數(shù)，剩下三個(gè)根據(jù)counter的值產(chǎn) 生空，滿，半滿信號(hào)產(chǎn)生空，滿，半滿信號(hào)。3.5用D觸發(fā)器實(shí)現(xiàn)2分頻的Verilog描述? module divide2( clk , clk_o, reset);in put clk , reset; output clk_o;wire in; reg outalways ( posedge

43、 clk or posedge reset)if ( reset) out <= 0; else out <= in;assig n in 二 out; assig n clk_o = out;en dmodule3.6用D觸發(fā)器做個(gè)二分頻的電路？畫出邏輯電路？D觸發(fā)器的輸出Q取反接到輸入，輸出作為二分頻輸出。顯示工程設(shè)計(jì)中一般不采用這樣的方式來(lái)設(shè)計(jì)，二分頻一般通過(guò)DCM或PLL來(lái)實(shí)現(xiàn)。通過(guò)DCM或者PLL得到的分頻信號(hào)沒有相位差。3.7描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。module traffic3.8設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩 種，并考慮找零，1.畫出f

44、sm （有限狀態(tài)機(jī)）2.用verilog編程，語(yǔ)法要符合fpga 設(shè)計(jì)的要求3.設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程（1）點(diǎn)路變量分析：投入5分硬幣為一個(gè)變量，定義為A,為輸入； 投入10分硬幣為一個(gè)變量，定義為 B,為輸入；售貨機(jī)給出飲料為 一變量，定義為Y,為輸出；售貨機(jī)找零為一變量，定義為 乙為輸 出。(2) 狀態(tài)確定：電路共有兩個(gè)狀態(tài)：狀態(tài)SO,表示未投入任何硬幣;狀態(tài)S1,表示投入了 5分硬幣。(3) 設(shè)計(jì)過(guò)程：設(shè)當(dāng)前為 SO狀態(tài)，當(dāng)接收到5分硬幣時(shí)，轉(zhuǎn)換到S1狀態(tài)，等待繼續(xù)投入硬幣；當(dāng)接收到10分硬幣時(shí)，保持S0狀態(tài),彈出飲料，不找零。當(dāng)前狀態(tài)為 S1時(shí)，表示已經(jīng)有5分硬幣，若再接

45、收5分硬幣，轉(zhuǎn)換到S0狀態(tài)，彈出飲料，不找零；若接收到10分 硬幣，轉(zhuǎn)換到SO狀態(tài)，彈出飲料，找零。所用設(shè)計(jì)工具： Quartus II, modelsim01 1110 10AB YZ00 0010/00module machine(clk.rst,A.B.Y.Z): endmodule第4章名詞解釋4.1 sram, falsh memory 及 dram 的區(qū)另U ?sram：靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失， 不像DRAM需要不停的REFRESH制造成本較高，通常用來(lái)作為快取(CACHE記憶體使用 flash：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟失dram：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷的重新的加強(qiáng) （REFRESHED）位差 量，否則