同步復(fù)接器分接器的FPGA設(shè)計(jì)與實(shí)現(xiàn)畢業(yè)論文.doc

畢業(yè)論文同步復(fù)接器/分接器的FPGA設(shè)計(jì)與實(shí)現(xiàn)一. 復(fù)接器的設(shè)計(jì)本設(shè)計(jì)采用了將復(fù)接器通過(guò)軟件來(lái)實(shí)現(xiàn)，盡可能用軟件來(lái)實(shí)現(xiàn)更多的硬件電路1819。在FPGA設(shè)計(jì)中采用了分層設(shè)計(jì)，頂層為整個(gè)系統(tǒng)的原理框圖(見(jiàn)圖1)，框圖中包含了構(gòu)成同步數(shù)字復(fù)接器的主要模塊，然后按各模塊的功能分別進(jìn)行設(shè)計(jì)20。輸出電路時(shí)鐘分頻器內(nèi)碼控制器內(nèi)碼產(chǎn)生器內(nèi)碼產(chǎn)生器內(nèi)碼產(chǎn)生器內(nèi)碼產(chǎn)生器時(shí)序發(fā)生器圖1 四路同步復(fù)接器的VHDL建模框圖圖1的四路同步復(fù)接器框圖由分頻器、內(nèi)碼控制器、時(shí)序產(chǎn)生器、內(nèi)碼產(chǎn)生器、輸出電路等模塊組成2122。分頻器模塊的作用是用來(lái)產(chǎn)生一個(gè)256KHZ的時(shí)鐘信號(hào)，內(nèi)碼控制器模塊的作用是通過(guò)三個(gè)地址控制端來(lái)控制內(nèi)碼發(fā)生器的碼字依次輸出，時(shí)序發(fā)生器模塊的作用是產(chǎn)生四路時(shí)序來(lái)控制四路信號(hào)的輸出，內(nèi)碼產(chǎn)生器模塊的作用是將八路并行輸入碼通過(guò)串行輸出，輸出電路模塊的作用是用一個(gè)三態(tài)門來(lái)控制四路信號(hào)分時(shí)輸出，從而實(shí)現(xiàn)復(fù)接功能。復(fù)接器的VHDL設(shè)計(jì)根據(jù)所劃分的幾大模塊分別用VHDL語(yǔ)言去描述，最后用元件調(diào)用語(yǔ)句和例化語(yǔ)句將它們連接起來(lái)。1. 分頻器 分頻器實(shí)際是一個(gè)計(jì)數(shù)器，在本設(shè)計(jì)中，其作用是將由晶體震蕩電路產(chǎn)生的4096KHZ的方波信號(hào)進(jìn)行分頻，其16分頻(即256KHZ時(shí)鐘)輸出端作為內(nèi)碼控制器的控制輸入端。其建模流程圖如圖2所示。時(shí)鐘CLK輸入開(kāi)始計(jì)數(shù)=15計(jì)數(shù)器清零計(jì)數(shù)器計(jì)數(shù)圖2 16分頻計(jì)數(shù)器流程圖分頻器的VHDL描述程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count16 isport(clk: in std_logic; d,c,b,a: out std_logic);end count16;architecture rtl of count16 is signal count_4:std_logic_vector(3 downto 0);begin process(clk)beginif(clkevent and clk=1) thenif(count_4=1111) then count_4=0000; else count_4=count_4+1;end if;end if;end process;d=count_4(0);c=count_4(1);b=count_4(2);a=count_4(3);end rtl;上述程序在Max+plus II時(shí)序仿真波形如圖3所示。圖3 分頻器的時(shí)序仿真波形圖3中，a表示16分頻輸出，b表示8分頻輸出，c表示4分頻輸出，d表示2分頻輸出。由圖中可以看出，實(shí)際仿真波形圖與理論預(yù)期一致。2. 內(nèi)碼控制器內(nèi)碼控制器，實(shí)際也是一個(gè)分頻器，一個(gè)輸出端口輸出三位并行信號(hào)作為內(nèi)碼產(chǎn)生器的地址控制端，另一輸出端作為時(shí)序產(chǎn)生器的控制端。內(nèi)碼控制器對(duì)內(nèi)碼產(chǎn)生器的控制功能表如表3.1所示。表3.1 內(nèi)碼控制器對(duì)內(nèi)碼產(chǎn)生器的控制功能表內(nèi)碼控制器的3路輸出信號(hào)（A2A1A0）內(nèi)碼產(chǎn)生器輸出信號(hào)位（Y0-Y7中選1）A2A1 A0Y000Y0001Y1010Y2011Y3100Y4101Y5110Y6111Y7表3.1中的A2、A1、A0分別表示內(nèi)碼控制器內(nèi)的二進(jìn)制分頻器的8、4、2分頻信號(hào)。內(nèi)碼產(chǎn)生器應(yīng)循環(huán)并依次輸出從“000”、“001”、一直到“111”。這樣，內(nèi)碼發(fā)生器每個(gè)時(shí)鐘節(jié)拍，輸出一位碼，通過(guò)輸出電路送到合路信道上，最終形成一路串行碼流。3. 時(shí)序產(chǎn)生器 時(shí)序產(chǎn)生器可產(chǎn)生脈寬為8個(gè)時(shí)鐘周期的四路時(shí)序信號(hào)。具體實(shí)現(xiàn)是：將內(nèi)碼控制器的二分頻端通過(guò)一個(gè)32分頻器，其16分頻和32分頻輸出端作為2/4譯碼器的控制端，2/4譯碼器的四個(gè)輸出端，在經(jīng)過(guò)反相器后，便得出本設(shè)計(jì)所要求的四路時(shí)序。譯碼器的建模流程圖如圖4所示。分頻器的兩位輸出F2&F1F2&F1=11F2&F1=10F2&F1=00F2&F1=01輸出=0111輸出=1011輸出=1110輸出=1101圖4 譯碼器的VHDL建模流程圖譯碼器的VHDL描述程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yimaqi isport (f2,f1: in std_logic; y3,y2,y1,y0: out std_logic);end ;architecture rtl of yimaqi is signal indata:std_logic_vector(1 downto 0); signal y:std_logic_vector(3 downto 0); begin indatayyyyy=0000; end case; end process; y3=y(3); y2=y(2); y1=y(1); y0in0_8,d6=in0_7,d5=in0_6,d4=in0_5,d3=in0_4,d2=in0_3,d1=in0_2,d0=in0_1,d=k3,b=k2,c=k1,y=l0);u2:tri_gate0 port map(din0=l0,en=sx0,dout0=out0);end architecture nm0 ;library ieee;use ieee.std_logic_1164.all;entity mux8_0 isport(d7,d6,d5,d4,d3,d2,d1,d0:in std_logic; d,c,b:in std_logic; y :out std_logic );end mux8_0;architecture rtl of mux8_0 issignal sel:std_logic_vector(2 downto 0);begin sel=d&c&b; with sel select y=d0 when 000, d1 when 001, d2 when 010,d3 when 011, d4 when 100, d5 when 101, d6 when 110, d7 when 111, 0 when others; end rtl;library ieee;use ieee.std_logic_1164.all;entity tri_gate0 isport(din0,en:in std_logic; dout0 :out std_logic);end tri_gate0 ;architecture zas of tri_gate0 isbegin dout0=din0 when en=1 else Z;end zas;內(nèi)碼產(chǎn)生器的仿真波形如圖7所示圖7 內(nèi)碼產(chǎn)生器的仿真波形圖圖7中k3、k2、k1表示計(jì)數(shù)器的3位輸入控制端，in0_8到in0_1表示8位并行輸入碼，out0表示一路串行輸出碼，由圖中可以看出實(shí)際仿真結(jié)果與理論一致。5. 輸出電路 在時(shí)序產(chǎn)生器產(chǎn)生的四路時(shí)序信號(hào)的控制下(時(shí)序與內(nèi)碼想與)，按順序依次將四路數(shù)碼接入同一通道，形成了一路串行碼，從而完成了四路數(shù)據(jù)碼的復(fù)接。實(shí)現(xiàn)的關(guān)鍵是三態(tài)與門的利用，就是當(dāng)時(shí)序信號(hào)的上升沿到來(lái)，并且在高電平持續(xù)時(shí)間內(nèi)，相應(yīng)的八位碼以Y0，Y1，Y2，Y3，Y4，Y5，Y6，Y7的順序依次輸出，而在其他情況下，則以高阻的形態(tài)出現(xiàn)，當(dāng)經(jīng)過(guò)一個(gè)時(shí)序周期(即32個(gè)碼元)后，就輸出一幀串行碼，從而實(shí)現(xiàn)了四路數(shù)據(jù)的同步復(fù)接。其中三態(tài)門的建模如圖8所示。控制端“en”“en”=1 N Y輸出輸入信號(hào)輸出高阻圖8 三態(tài)門建模流程圖三態(tài)門的VHDL描述程序如下：library ieee;use ieee.std_logic_1164.all;entity tri_gate0 isport(din0,en:in std_logic; dout0 :out std_logic );end tri_gate0 ;architecture zas of tri_gate0 isbegin dout0=din0 when en=1 else Z;end zas;三態(tài)門的時(shí)序仿真波形如圖9所示。圖9 三態(tài)門的時(shí)序仿真波形圖圖9中en表示使能信號(hào)，din0表示輸入信號(hào)，dout0表示輸出信號(hào)，由圖中可以看出實(shí)際仿真結(jié)果與理論一致。6. 四路同步復(fù)接器系統(tǒng)的時(shí)序仿真 當(dāng)?shù)谝宦贩致反a為“11001111”，第二路分路碼為“00111100”，第三路分路碼為“11110000”第四路分路碼為“00001111”時(shí)，四路同步復(fù)接器的系統(tǒng)模塊的時(shí)序仿真如圖10所示。 圖10 四路同步復(fù)接器系統(tǒng)的時(shí)序仿真圖圖10中的s0、s1、s2、s3分別表示不同相位的四路時(shí)序信號(hào)，每路時(shí)序信號(hào)的高電平持續(xù)時(shí)間剛好包含了8個(gè)(clk)時(shí)鐘周期，且在信號(hào)時(shí)序控制過(guò)程中，時(shí)序信號(hào)的高電平有效。在圖11的波形示例中，第1、2、3、4路分路碼在時(shí)間上分別對(duì)應(yīng)第1、2、3、4路時(shí)序信號(hào)的高電平持續(xù)時(shí)間，從圖中可以看出一幀復(fù)用信號(hào)的序列為“11001111001111001111000000001111”。其時(shí)序仿真可以說(shuō)明，該復(fù)接器示例的建模與程序設(shè)計(jì)是正確的。二. 分接器的設(shè)計(jì)1. 幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)模塊該模塊表示幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)電路。電路圖如圖11所示：圖11幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)電路原理圖幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)模塊的時(shí)序波形仿真圖如圖12所示：圖12幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)電路時(shí)序波形仿真圖第1路時(shí)序信號(hào)恢復(fù)電路和第1個(gè)8位移位寄存器如圖12所示。圖12中STEPIN表示幀同步信號(hào)輸入；CLKIN表示時(shí)鐘信號(hào)輸入；DATAIN表示合路信號(hào)輸入；DATAOUT表示串行合路信號(hào)輸出；DATAOUT1表示幀同步信號(hào)移8位后的輸出；DATAOUT2表示同步信號(hào)移16位后的輸出；QOUT1表示第1路時(shí)序信號(hào)輸出。移存器74164的QH表示移8位后的輸出，QA表示移一位的輸出。第1路時(shí)序信號(hào)的恢復(fù)原理是：幀同步信號(hào)經(jīng)過(guò)第1個(gè)移位寄存器后，從QA端和QH端分別輸出延遲1位和延遲8位的幀同步信號(hào)，然后用QA端的幀同不脈沖的下降沿對(duì)D觸發(fā)器置“1”，而用QH端的幀同步脈沖作為D觸發(fā)的時(shí)鐘。又因?yàn)閹矫}沖的寬度為一個(gè)碼元的寬度（即1個(gè)時(shí)鐘周期），那么由上述的兩個(gè)延遲幀同步信號(hào)控制一個(gè)D觸發(fā)器，則可輸出一路時(shí)序信號(hào)。依次類推，第2路時(shí)序信號(hào)是由延遲9位和延遲16位的幀同步信號(hào)分別經(jīng)過(guò)反相器后，再分別加到一個(gè)D觸發(fā)器的置1端和時(shí)鐘輸入端，從該D觸發(fā)器的Q端輸出。第3路時(shí)序信號(hào)是由延遲17位和延遲24位的幀同步信號(hào)分別經(jīng)過(guò)反相器后，再分別加到一個(gè)D觸發(fā)器的置1端和時(shí)鐘輸入端，從該D觸發(fā)器的Q端輸出。第4路時(shí)序信號(hào)是由延遲25位和延遲32位的幀同步信號(hào)分別經(jīng)過(guò)反相器后，再分別加到一個(gè)D觸發(fā)器的置1端和時(shí)鐘輸入端，從該D觸發(fā)器的Q端輸出。在這個(gè)模塊里的主要芯片是74164，其內(nèi)部結(jié)構(gòu)如圖13所示：圖13 芯片74164原理圖74164芯片有4個(gè)輸入端和8個(gè)輸出端，A、B輸入端作為第1個(gè)D觸發(fā)器的電平輸入端，CLK作為D觸發(fā)器的時(shí)鐘，QA是經(jīng)過(guò)1個(gè)時(shí)鐘延遲的的AB相與的輸出，QB是經(jīng)過(guò)2個(gè)時(shí)鐘延遲的的AB相與的輸出，依次類推，QH是經(jīng)過(guò)8個(gè)時(shí)鐘延遲的AN相與的輸出。2. 串/并變換模塊把串行合路信號(hào)變換成并行信號(hào)的電路原理圖如圖14所示：圖14 串/并變換模塊原理圖圖14中器件74374位8位D觸發(fā)器；端子CLKIN表示外時(shí)鐘輸入；DATAIN接來(lái)圖13中的DATAOUT（串行合路）信號(hào)；BN的接法根據(jù)具體情況而定，當(dāng)與圖13中延遲8位的幀同步信號(hào)“DATAOUT1”時(shí)，則并行輸出為1路支路信號(hào)；當(dāng)與圖13中延遲16位的幀同步信號(hào)“DATAOUT2”時(shí)，則并行輸出為2路支路信號(hào)；當(dāng)與圖13中延遲24位的幀同步信號(hào)“DATAOUT3”時(shí)，則并行輸出為3路支路信號(hào)；當(dāng)與圖13中延遲32位的幀同步信號(hào)“DATAOUT4”時(shí)，則并行輸出為4路支路信號(hào)。該串/并變換器具有串并變換狀態(tài)和狀態(tài)保持兩個(gè)功能。串/并變換模塊的時(shí)序波形仿真圖如圖15所示：DATAIN一直輸入“1”，OUT8OUT1全部輸出“1”。符合串/并變換模塊功能。圖15 串/并變換模塊的時(shí)序波形仿真圖在這個(gè)模塊里的主要芯片是74374，其內(nèi)部結(jié)構(gòu)如圖16所示：在串/并的模塊里的第1個(gè)74374的功能是將串行合路信號(hào)接入D8端，經(jīng)過(guò)一個(gè)D觸發(fā)器的時(shí)鐘延遲后，在用Q8作為輸入信號(hào)接到D7端，同樣經(jīng)過(guò)一個(gè)D觸發(fā)器的時(shí)鐘延遲后，在用Q7作為輸入信號(hào)接到D6端；這樣經(jīng)過(guò)8個(gè)D觸發(fā)器的始終延遲后，原本串行合路的第1位信號(hào)就從Q1輸出，而原本串信號(hào)的第8位信號(hào)則從Q8輸出。串行合路信號(hào)變換成并行信號(hào)后，在經(jīng)過(guò)第2個(gè)74374鎖存輸出后，這樣8位并行信號(hào)就成為同步信號(hào)。圖16 芯片74374原理圖3. 分路器模塊分路器模塊由四個(gè)子模塊構(gòu)成，如圖17所示。每個(gè)子模塊對(duì)應(yīng)一路支路信號(hào)分路電路。圖17 分路器模塊原理圖圖17中的BCEN表示并/串變換器的并行數(shù)據(jù)輸入與串行移位控制信號(hào)，接幀同步信號(hào)；DATAIN接串行復(fù)用信號(hào)；CLKIN接時(shí)鐘信號(hào)；CBEN1至CBEN4分別接四路不同延遲的時(shí)序信號(hào)；FENOUT1表示第1路串行支路信號(hào)輸出；FENOUT2表示第2路串行支路信號(hào)輸出；FENOUT3表示第3路串行支路信號(hào)輸出；FENOUT4表示第4路串行支路信號(hào)輸出。分路器模塊的時(shí)序波形仿真圖如圖18所示：由圖中可知，在CBEN1CBEN4分別有時(shí)鐘輸入的情況下，F(xiàn)ENOUT1 FENOUT4分別輸出各自的信號(hào)。圖18 分路器模塊的時(shí)序波形仿真圖圖19中的每個(gè)子模塊分為三個(gè)部分，即串/并變換器、分頻器和并/串變換器。每個(gè)子模塊的由串/并變換器、分頻器和并/串變換器組成，如圖20所示。串/并變換器的功能是，將接收到的串行復(fù)用信號(hào)按復(fù)用信號(hào)的時(shí)鐘，進(jìn)行串并變換，并進(jìn)行狀態(tài)鎖存。圖20 分路器子模塊原理圖并/串變換器的具體電路如圖21所示。并/串變換器時(shí)鐘速率是復(fù)用信號(hào)對(duì)應(yīng)的時(shí)鐘速率的四分之一（用分頻器74161實(shí)現(xiàn)），以保證將復(fù)用器幀結(jié)構(gòu)中的一個(gè)時(shí)隙擴(kuò)展為一幀的寬度。由圖16可知，該串/并變換器還包括狀態(tài)鎖存功能，因此并/串變換器可利用串/并變換器中的狀態(tài)鎖存，以低速時(shí)鐘對(duì)并/串變換器的移位寄存器進(jìn)行數(shù)據(jù)的低速移位。該并/串變換器包括兩個(gè)工作過(guò)程，首先完成并行數(shù)據(jù)的寫(xiě)入功能，在BCEN=“0”期間進(jìn)行；然后完成數(shù)據(jù)串行移位功能，在BCEN=“1”期間進(jìn)行。并/串變換器在BCEN=“0”時(shí)，數(shù)據(jù)從串/并輸入到并/串變換器中，由D觸發(fā)器實(shí)現(xiàn)數(shù)據(jù)鎖存功能，將送過(guò)來(lái)的數(shù)據(jù)一一對(duì)應(yīng)的D觸發(fā)器上；在BCEN=“1”時(shí)且CLK時(shí)鐘有效的情況下，OUTPUT依次輸出D8D1，D1經(jīng)過(guò)8個(gè)D觸發(fā)器的延遲，所以在最后一位輸出。圖21 并/串變換器的原理圖并/串變換器的時(shí)序仿真圖如圖22所示：圖中并路信號(hào)輸入“10101010”，串路信號(hào)輸出“1，0，1，0，1，0，1，0”符合并/串變換器的功能。圖22 并/串變換器的時(shí)序仿真圖4. 頂層模塊在幀同步信號(hào)移位和時(shí)序信號(hào)恢復(fù)模塊，串/并變換模塊，分路器模塊三大模塊都通過(guò)仿真后，就可以構(gòu)建起頂層模塊。頂層模塊的原理圖如圖23所示：圖23 頂層模塊的原理圖5. 四路同步分接器系統(tǒng)的時(shí)序仿真圖24為四路同步分接器的時(shí)序仿真波形。圖中，STEPIN為幀同步信號(hào)輸入；DATAIN為串路復(fù)用信號(hào)輸入；CLKIN為時(shí)鐘輸入；DATAOUT是串行復(fù)用信號(hào)輸出；FENOUT1是第1路支路信號(hào)輸出；FENOUT2是第2路支路信號(hào)輸出；FENOUT3是第3路支路信號(hào)輸出；FENOUT4是第4路支路信號(hào)輸出。圖中的串行復(fù)用信號(hào)為“11110010111100001100110010101010”（一幀），第1路支路信號(hào)在一幀內(nèi)為“11110010”；第2路支路信號(hào)在一幀內(nèi)為“11110000”；第3路支路信號(hào)在一幀內(nèi)為“11001100”；第4路支路信號(hào)在一幀內(nèi)為“10101010”；從而實(shí)現(xiàn)了正確分接。圖24 四路同步分接器的時(shí)序仿真波形學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的學(xué)位論文，是本人在導(dǎo)師的指導(dǎo)下進(jìn)行的研究工作所取得的成果。盡我所知，除文中已經(jīng)特別注明引用的內(nèi)容和致謝的地方外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)過(guò)的研究成果。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式注明并表示感謝。本人完全意識(shí)到本聲明的法律結(jié)果由本人承擔(dān)。學(xué)位論文作者（本人簽名）： 年 月 日學(xué)位論文出版授權(quán)書(shū)本人及導(dǎo)師完全同意中國(guó)博士學(xué)位論文全文數(shù)據(jù)庫(kù)出版章程、中國(guó)優(yōu)秀碩士學(xué)位論文全文數(shù)據(jù)庫(kù)出版章程(以下簡(jiǎn)稱“章程”)，愿意將本人的學(xué)位論文提交“中國(guó)學(xué)術(shù)期刊（光盤版）電子雜志社”在中國(guó)博士學(xué)位論文全文數(shù)據(jù)庫(kù)、中國(guó)優(yōu)秀碩士學(xué)位論文全文數(shù)據(jù)庫(kù)中全文發(fā)表和以電子、網(wǎng)絡(luò)形式公開(kāi)出版，并同意編入CNKI中國(guó)知識(shí)資源總庫(kù)，在中國(guó)博碩士學(xué)位論文評(píng)價(jià)數(shù)據(jù)庫(kù)中使用和在互聯(lián)網(wǎng)上傳播，同意按“章程”規(guī)定享受相關(guān)權(quán)益。論文密級(jí)：公開(kāi)保密（_年_月至_年_月）(保密的學(xué)位論文在解密后應(yīng)遵守此協(xié)議)作者簽名：_ 導(dǎo)師簽名：_年_月_日 _年_月_日獨(dú) 創(chuàng) 聲 明本人鄭重聲明：所呈交的畢業(yè)設(shè)計(jì)(論文)，是本人在指導(dǎo)老師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作所取得的成果，成果不存在知識(shí)產(chǎn)權(quán)爭(zhēng)議。盡我所知，除文中已經(jīng)注明引用的內(nèi)容外，本設(shè)計(jì)（論文）不含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)過(guò)的作品成果。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體均已在文中以明確方式標(biāo)明。本聲明的法律后果由本人承擔(dān)。作者簽名: 二一年九月二十日畢業(yè)設(shè)計(jì)（論文）使用授權(quán)聲明本人完全了解濱州學(xué)院關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定。本人愿意按照學(xué)校要求提交學(xué)位論文的印刷本和電子版，同意學(xué)校保存學(xué)位論文的印刷本和電子版，或采用影印、數(shù)字化或其它復(fù)制手段保存設(shè)計(jì)（論文）；同意學(xué)校在不以營(yíng)利為目的的前提下，建立目錄檢索與閱覽服務(wù)系統(tǒng)，公布設(shè)計(jì)（論文）的部分或全部?jī)?nèi)容，允許他人依法合理使用。（保密論文在解密后遵守此規(guī)定）作者簽名: 二一年九月二十日致 謝時(shí)間飛逝，大學(xué)的學(xué)習(xí)生活很快就要過(guò)去，在這四年的學(xué)習(xí)生活中，收獲了很多，而這些成績(jī)的取得是和一直關(guān)心幫助我的人分不開(kāi)的。首先非常感謝學(xué)校開(kāi)設(shè)這個(gè)課題，為本人日后從事計(jì)算機(jī)方面的工作提供了經(jīng)驗(yàn)，奠定了基礎(chǔ)。本次畢業(yè)設(shè)計(jì)大概持續(xù)了半年，現(xiàn)在終于到結(jié)尾了。本次畢業(yè)設(shè)計(jì)是對(duì)我大學(xué)四年學(xué)習(xí)下來(lái)最好的檢驗(yàn)。經(jīng)過(guò)這次畢業(yè)設(shè)計(jì)，我的能力有了很大的提高，比如操作能力、分析問(wèn)題的能力、合作精神、嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)等方方面面都有很大的進(jìn)步。這期間凝聚了很多人的心血，在此我表示由衷的感謝。沒(méi)有他們的幫助，我將無(wú)法順利完成這次設(shè)計(jì)。首先，我要特別感謝我的知道郭謙功老師對(duì)我的悉心指導(dǎo)，在我的論文書(shū)寫(xiě)及設(shè)計(jì)過(guò)程中給了我大量的幫助和指導(dǎo)，為我理清了設(shè)計(jì)思路和操作方法，并對(duì)我所做的課題提出了有效的改進(jìn)方案。郭謙功老師淵博的知識(shí)、嚴(yán)謹(jǐn)?shù)淖黠L(fēng)和誨人不倦的態(tài)度給我留下了深刻的印象。從他身上，我學(xué)到了許多能受益終生的東西。再次對(duì)周巍老師表示衷心的感謝。其次，我要感謝大學(xué)四年中所有的任課老師和輔導(dǎo)員在學(xué)習(xí)期間對(duì)我的嚴(yán)格要求，感謝他們對(duì)我學(xué)習(xí)上和生活上的幫助，使我了解了許多專業(yè)知識(shí)和為人的道理，能夠在今后的生活道路上有繼續(xù)奮斗的力量。另外，我還要感謝大學(xué)四年和我一起走過(guò)的同學(xué)朋友對(duì)我的關(guān)心與支持，與他們一起學(xué)習(xí)、生活，讓我在大學(xué)期間生活的很充實(shí)，給我留下了很多難忘的回憶。最后，我要感謝我的父母對(duì)我的關(guān)系和理解，如果沒(méi)有他們?cè)谖业膶W(xué)習(xí)生涯中的無(wú)私奉獻(xiàn)和默默支持，我將無(wú)法順利完成今天的學(xué)業(yè)。四年的大學(xué)生活就快走入尾聲，我們的校園生活就要?jiǎng)澤暇涮?hào)，心中是無(wú)盡的難舍與眷戀。從這里走出，對(duì)我的人生來(lái)說(shuō)，將是踏上一個(gè)新的征程，要把所學(xué)的知識(shí)應(yīng)用到實(shí)際工作中去?；厥姿哪?，取得了些許成績(jī)，生活中有快樂(lè)也有艱辛。感謝老師四年來(lái)對(duì)我孜孜不倦的教誨，對(duì)我成長(zhǎng)的關(guān)心和愛(ài)護(hù)。學(xué)友情深，情同兄妹。四年的風(fēng)風(fēng)雨雨，我們一同走過(guò)，充滿著關(guān)愛(ài)，給我留下了值得珍藏的最美好的記憶。在我的十幾年求學(xué)歷程里，離不開(kāi)父母的鼓勵(lì)和支持，是他們辛勤的勞作，無(wú)私的付出，為我創(chuàng)造良好的學(xué)習(xí)條件，我才能順利完成完成學(xué)業(yè)，感激他們一直以來(lái)對(duì)我的撫養(yǎng)與培育。最后，我要特別感謝我的導(dǎo)師趙達(dá)睿老師、和研究生助教熊偉麗老師。是他們?cè)谖耶厴I(yè)的最后關(guān)頭給了我們巨大的幫助與鼓勵(lì)，給了我很多解決問(wèn)題的思路，在此表示衷心的感激。老師們認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我收益匪淺。他無(wú)論在理論上還是在實(shí)踐中，都給與我很大的幫助，使我得到不少的提高這對(duì)于我以后的工作和學(xué)習(xí)都有一種巨大的幫助，感謝他耐心的輔導(dǎo)。在論文的撰寫(xiě)過(guò)程中老師們給予我很大的幫助，幫助解決了不少的難點(diǎn)，使得論文能夠及時(shí)完成，這里一并表示真誠(chéng)的感謝。畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過(guò)的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過(guò)的材料。對(duì)本研究提供過(guò)幫助和做出過(guò)貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說(shuō)明并表示了謝意。作 者 簽 名： 日 期： 指導(dǎo)教師簽名： 日期： 使用授權(quán)說(shuō)明本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)?？梢圆捎糜坝　⒖s印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。作者簽名： 日 期： 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)的成果作品。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書(shū)本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán) 大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。涉密論文按學(xué)校規(guī)定處理。作者簽名：日期： 年 月 日導(dǎo)師簽名： 日期： 年 月 日指導(dǎo)教師評(píng)閱書(shū)指導(dǎo)教師評(píng)價(jià)：一、撰寫(xiě)（設(shè)計(jì)）過(guò)程1、學(xué)生在論文（設(shè)計(jì)）過(guò)程中的治學(xué)態(tài)度、工作精神 優(yōu) 良 中 及格 不及格2、學(xué)生掌握專業(yè)知識(shí)、技能的扎實(shí)程度 優(yōu) 良