基于VHDL可編程m序列發(fā)生器的研制

1、基于VHDL可編程m序列發(fā)生器的研制             基于VHDL可編程m序列發(fā)生器的研制 趙林軍 (陜西理工學(xué)院 電子與信息工程系陜西 漢中723003) 摘要：提出一種可實現(xiàn)周期/初相位編程控制的m序列發(fā)生器邏輯 電路的設(shè)計方案。給出了VHDL與CPLD的實現(xiàn)方案。程序經(jīng)編譯、仿真、測試后，可以實現(xiàn)設(shè) 計要求。該器件在MCS51的控制下，實現(xiàn)m序列的周期、初相位的編程變化。關(guān)鍵詞：m序列發(fā)生器；VHDL；邏輯電路；CPLD Research and Develop

2、ment of Programmable mSequence Generat or Based on VHDL ZHAO Linjun (Department of Electronic & Information Engineering, Shaanxi Un iversity of Technology, Hanzhong，723003,China) Abstract：The article introduces one of msequence genera tors, which developed basing on VHDL language and can been pr

3、ogrammable on perio ds from 22-1 to 232-1We explicated making principle and  working course, furthermore, gave the hardwire circuit of the implement that ha s greatly practical and referential valueKeywords：msequence generator；VHDL；logical circuit;CPm序列廣泛應(yīng)用于數(shù)字基帶信號進(jìn)行加擾，改善數(shù)字序列的位定時質(zhì)量與幀同步和自適 應(yīng)時域均衡性

4、能，同時也是構(gòu)造平衡GOLD碼的基礎(chǔ)。目前，m序列產(chǎn)生電路的實現(xiàn)方法 主要有3種：（1）門電路實現(xiàn)該方法設(shè)計簡單，但隨移位寄存器級數(shù)的增長，電路裝調(diào)困難，且占用的印制板面積較大。（2）DSP編程實現(xiàn)該方法專業(yè)性過強(qiáng)，不適合一般用戶。（3）VHDL與CPLD實現(xiàn)由于CPLD的高集成度，而且VHDL語言編程較為方便，故可以大大減少電路的裝調(diào)的困難。文章提出VHDL語言實現(xiàn)m序列電路是周期、初相位可編程變化的，其應(yīng)用較為靈活，通 過微處理器對其進(jìn)行適當(dāng)?shù)某跏蓟?，即可產(chǎn)生用戶所需周期、初相位的m序列輸出。 1設(shè)計思想m序列的周期、相位可通過微處理器進(jìn)行控制，因此，該器件中包含控制字單元、譯碼 單元與多

5、周期m序列產(chǎn)生單元。其邏輯電路結(jié)構(gòu)如圖1所示。控制字單元的00h單元控制序列周期，其值的變化范圍在04h1Fh之間，以實現(xiàn)m序列的 周期p2412321之間的編程變化。01h05h這4個單元用于控制序列的 初相位。智能控制器通過外三總線對該器件中的這6個字節(jié)初始化，電路即可輸出所需周期、初相位 的m序列。 2多周期m序列生成單元的電路設(shè)計m序列發(fā)生器一般由線性反饋移位寄存器組成，他的反饋多項式為本原多項式。實現(xiàn)移 位寄存器的長與反饋式的編程選擇，即可實現(xiàn)對m序列的控制。如圖2所示電路，該電路 可以實現(xiàn)序列周期p221241的變化輸出。其中en是周期控制字00h單元經(jīng)譯 碼后的輸出值；LRN與p

6、rn完成序列的初相位控制。PRN由01h05h存儲單元的32 b數(shù)據(jù)給定 。d_in為用戶串行數(shù)據(jù)輸入端。正常使用時，首先CLRN0，圖2中所有的D觸發(fā)器為零狀 態(tài)，然后在CLRN與PRN聯(lián)合作用下，置序列的初相位；最后由en控制序列的周期。于是，就 可以實現(xiàn)m序列的周期、初相位的控制。顯然，按照圖2所示的電路結(jié)構(gòu)，可以將其擴(kuò)展 到32級線性移位寄存器電路，相應(yīng)的en，prn也跟隨增加，即可實現(xiàn)我們最初的設(shè)計思想。d _off(i)為特征反饋。例如，控制字單元的00h單元初始化為04H，經(jīng)譯碼后，en(4)=0,en(i)=1,i4的其余值，即可產(chǎn)生周期p241的m序列電路；控制字單元的01H

7、05H初始 化為FEFFFFFFH，則m序列的初相位為0001B。依次類推，即可產(chǎn)生周期與初相位均可編 程控制的m序列電路。 3VHDL語言實現(xiàn)對圖2所示的類似電路進(jìn)行VHDL語言描述，同時，在程序中增加必要的存儲單元設(shè)計，即可 實現(xiàn)設(shè)計思想。圖2所示的電路，在采用VHDL語言描述時，采用結(jié)構(gòu)描述方式較為合適?？?編程m序列發(fā)生器的程序設(shè)計如下：4仿真與測試程序在maxplus與synplify 7.0環(huán)境下調(diào)試通過。圖3是電路輸出周期p15CLK ，初相位是0001B的m序列仿真結(jié)果（由于控制初相位的高位無效）；圖4為周期p 255CLK，初相位為01h的m序列仿真結(jié)果。實現(xiàn)選用FLEX10

8、KA系列中的EPF10K10ATC-100-1。  5結(jié)語本方案實現(xiàn)的可編程m序列發(fā)生器電路應(yīng)用靈活、方便，工作穩(wěn)定。由于采用VH DL語言與FPGA芯片完成設(shè)計，因而，可隨FPGA芯片技術(shù)的發(fā)展，實現(xiàn)更高速率、更大變化范 圍的可控m序列發(fā)生器的設(shè)計。普通用戶將不再在該偽隨機(jī)序列電路的設(shè)計、裝調(diào)上花 費較大的精力與時間。設(shè)計中存在的問題： （1） 程序編譯時，應(yīng)選取合適的器件，否則，仿真不能得到正確的偽隨機(jī)序列輸出。在設(shè) 計時，當(dāng)選取的器件為max7000s時，邏輯仿真時，該電路無法正確實現(xiàn)32sram（0）1 9的序列輸出。 （2） 系統(tǒng)仿真時，設(shè)計的CLK周期應(yīng)與器件的時延相適應(yīng)，否則也不能正確輸出。 參考文獻(xiàn) 1張衛(wèi)杰，吳瓊之.新一代CPLD及其應(yīng)用J.電子技術(shù)應(yīng)用，2003，29(7 )：63662王小軍.VHDL簡明教程M.北京：清華大學(xué)出版社，1997 3Stefan Sjo