基于FPGA的TDMA數(shù)字通信系統(tǒng)的設(shè)計

1、基于FPGA的TDMA數(shù)字通信系統(tǒng)的設(shè)計摘要: 基于EDA 技術(shù)及VHDL 硬件描述語言, 提出了一種TDMA 數(shù)字頻帶通信系統(tǒng), 在一片EPF10K10 的FPGA 芯片上完成了位同步、幀同步、A 律壓縮與解壓、FSK 調(diào)制與解調(diào)等系統(tǒng)的大部分功能, 實現(xiàn)了4 路語音與2路64kB 數(shù)據(jù)全雙工通信。關(guān)鍵詞: FPGA; TDMA; 通信系統(tǒng) 引言 門陣列邏輯電路在數(shù)字系統(tǒng)中得到廣泛的應(yīng)用, 從GAL、EPLD 到目前的FPGA/CPLD, 芯的容量和功能都得到很大的發(fā)展。隨著器件的發(fā)展和開發(fā)環(huán)境的進一步優(yōu)化, 很容易實現(xiàn)各種電路的設(shè)計, 完成各種復雜的運算。同時, 借助E

2、DA 技術(shù), 還可以使軟件硬化, 特別是在高速的數(shù)字通信系統(tǒng)中, 是非常有效的。目前, 基于FPGA/CPLD芯片開發(fā)的EDA 技術(shù)在通信領(lǐng)域得到了廣泛的應(yīng)用, 尤其是在對基帶信號的處理和整個系統(tǒng)的控制中, FPGA/CPLD 不但能大大縮減電路的體積, 提高電路的穩(wěn)定性, 而且先進的開發(fā)工具使整個系統(tǒng)的設(shè)計、調(diào)試周期大大縮短。正是基于這一技術(shù)背景, 開發(fā)了這款數(shù)字通信系統(tǒng), 在一片F(xiàn)PGA芯片上實現(xiàn)了同步、壓縮與解壓、FSK 調(diào)制與解調(diào)等系統(tǒng)的主要功能。系統(tǒng)框圖及工作過程 系統(tǒng)由發(fā)送和接收兩部分構(gòu)成, 其工作原理框圖見圖1 和圖2。  4 路語音信號經(jīng)過濾波器過

3、濾314kHz 以上的諧波后傳送到4 路模擬開關(guān), 模擬開關(guān)分時接通4 路語音信號, 把選中的信號放大到合適的幅度后, 由模數(shù)轉(zhuǎn)換器以8kHz 的采樣速率進行12b it 的模數(shù)轉(zhuǎn)換, 經(jīng)過A律壓縮后轉(zhuǎn)換為8b it 的數(shù)據(jù)。數(shù)據(jù)輸入部分用于產(chǎn)生2 字節(jié)的數(shù)據(jù), 數(shù)據(jù)通過數(shù)碼管顯示, 同時與語音數(shù)據(jù)一起傳送至碼型變換部分, 產(chǎn)生1 幀為256b it 的串行碼。1 幀數(shù)據(jù)分為7 個時隙, 第1 時隙為用于幀同步的7位巴克碼與一位未定義位, 第2 至5 時隙為4 路語音數(shù)據(jù), 第6、第7 時隙為輸入的2 字節(jié)數(shù)據(jù)。對串行碼進行FSK 調(diào)制, 碼元為0 時產(chǎn)生2 個頻率為896kHz 的正弦波,

4、為1 時產(chǎn)生1 個頻率為448kHz 的正弦波, 由載波為1. 2GHz, 帶寬為1MHz 的發(fā)射模塊把信號發(fā)送。接收模塊接收到的信號經(jīng)過FSK 解調(diào)后還原為串行碼。位同步單元用數(shù)字鎖相環(huán)在串行碼中提取同步信息, 產(chǎn)生與碼元同步的同步信號, 送至幀同步單元與碼型反變換單元, 作為提取數(shù)據(jù)的時間基準。幀同步單元用于偵察串行碼, 當偵察到幀同步碼后觸發(fā)碼型反變換單元進行串型碼至并行碼的轉(zhuǎn)換, 還原出發(fā)送端所發(fā)送的語音數(shù)據(jù)和2 字節(jié)輸入數(shù)據(jù), 同時, 2 字節(jié)數(shù)據(jù)送數(shù)碼管顯示。語音數(shù)據(jù)經(jīng)過A 律解壓后還原為12b it 的語音數(shù)據(jù), 數(shù)模轉(zhuǎn)換單元把語音數(shù)據(jù)轉(zhuǎn)換為語音信號后傳送至4 選1 模擬開關(guān),

5、該開關(guān)與發(fā)送端的4 選1 模擬開關(guān)嚴格同步, 準確地把每一路的語音信號送到各自的后續(xù)單元。電壓保持單元在開關(guān)接通時輸出模擬開關(guān)傳送的電壓, 開關(guān)斷開是仍然保持相同的電壓直到再次接通開關(guān), 因此電壓保持單元輸出的是各路的語音信號, 濾波器過濾3. 4kHz 以上的諧波后由聽筒輸出語音信號。 本設(shè)計使用一片AL TERA 公司的型號為EPF10K10 的FPGA 芯片, 用VHDL 硬件描述語言編程, 實現(xiàn)對數(shù)模轉(zhuǎn)換、模數(shù)轉(zhuǎn)換芯片的控制,A 律壓縮和A 律解壓縮, 碼型變換和反變換, FSK 調(diào)制與FSK 解調(diào), 位同步與幀同步, 數(shù)據(jù)輸入與顯示數(shù)據(jù)等功能。 系統(tǒng)主要單元電路設(shè)

6、計及實現(xiàn) 濾波器系統(tǒng)分別在語音輸入部分與輸出部分配置了濾波器, 用于過濾3. 4kHZ 以上的頻率成分。電路采用二階壓控電壓源低通濾波器, 電路如圖3 如示:  本設(shè)計中選定等效品質(zhì)因數(shù)Q = 01707, 特征頻率f = 314kHz。 AD 與DA 電路AD 轉(zhuǎn)換用AD574 集成芯片實現(xiàn)。AD574 進行12b it 模數(shù)轉(zhuǎn)換的轉(zhuǎn)換時間為20Ls, 滿足系統(tǒng)的要求。根據(jù)采樣定理, 最小采樣頻率為語音信號最高頻率314kHz 的2 倍為618kHz, 本系統(tǒng)的采樣頻率略高于最小采樣頻率為8kHz。設(shè)計中使用一個摩爾狀態(tài)機控制AD574 的動作。DA

7、轉(zhuǎn)換用LC7881 集成芯片實現(xiàn),LC7881 是16b it 串行輸入數(shù)據(jù)的數(shù)模轉(zhuǎn)換芯片, 轉(zhuǎn)換頻率大于44kHz, 滿足系統(tǒng)32kHz 的要求。設(shè)計中把12b it 的語音信號轉(zhuǎn)換為串行碼送到LC7881 的數(shù)據(jù)輸入端, 輸入完畢后啟動數(shù)模轉(zhuǎn)換。數(shù)據(jù)壓縮與解壓為了便于編程實現(xiàn)本設(shè)計采用近似A 律函數(shù)規(guī)律的13 折線(A = 8716) 的壓擴特性, 來代替A 律壓擴特征以實現(xiàn)12b it 至8b it 的壓縮, 這種方法基本上保持了連續(xù)壓擴規(guī)律曲線的優(yōu)點, 又便于用編程實現(xiàn)。編成的8 位碼C7C6C5C4C3C2C1 中, 最高位C7 是極性碼, C7 為0 時表示采樣值為負值, 反之為正

8、值。C6C5C4 段落碼, 與其對應(yīng)的8 個段落起點電平為: C3C2C1C0 為段內(nèi)碼, 段內(nèi)碼是在已經(jīng)確定輸信號所處段落的基礎(chǔ)上, 用來表示輸入信號處于該段的哪一量化間隔。在編程上, 首先把12b it 采樣數(shù)據(jù)D 的最高位D11作極性碼, 然后用D 與段落碼的8個值分別比較, 由此確定段落碼。再求出該段內(nèi)的間隔電平D, 接著求出采樣電平與段落起點電平之差C,最后由D/C 求出段內(nèi)碼。數(shù)據(jù)解壓縮是把8b it 還原為12b it 的數(shù)據(jù), 是對數(shù)據(jù)進行壓縮時相反的操作。在編程上, 首先把8b it 壓縮數(shù)據(jù)的最高位C7 作為語音數(shù)據(jù)的最高位D 11, 然后根據(jù)段落碼查出段落電平,

9、 接著用段內(nèi)碼乘上段內(nèi)間隔電平, 所得之值加上段落電平值便是解壓值。 碼型變換及碼元反變換碼型變換用于實現(xiàn)把一幀7 字節(jié)的并行數(shù)據(jù)轉(zhuǎn)換為串行碼。一幀數(shù)據(jù)結(jié)構(gòu)圖如圖4 所示。 在編程上, 碼型變換用一個56b it 的并行置入串行輸出的移位寄存器實現(xiàn)。在變換之初, 同時置入巴克碼X1110010、4 字節(jié)語音數(shù)據(jù)和2 字節(jié)數(shù)據(jù), 然后在碼元脈沖的驅(qū)動下, 把數(shù)據(jù)從巴克碼開始依次移出。發(fā)送一幀數(shù)據(jù)的時間是125Ls, 碼元速率為448kHz。碼元反變換用于把48b it 串行碼轉(zhuǎn)換為6 字節(jié)的并行數(shù)據(jù)。在編程上, 用一個48b it 的移位寄存器接收碼元。當收到幀同步信號后,

10、在每一個位同步信號的下降沿, 碼元移入寄存器, 接收完48b it 后, 把數(shù)據(jù)鎖存輸出。 調(diào)制及解調(diào)設(shè)計采用FSK (移頻鍵控) 調(diào)制方式。碼元為0 時產(chǎn)生2 個頻率為896kHz 的正弦波, 為1 時產(chǎn)生1 個頻率為448kHz 的正弦波。如圖5 所示。在電路實現(xiàn)上, 先由矩型波轉(zhuǎn)換為三角波, 再由三角波轉(zhuǎn)換為正弦波,如圖6 所示。從矩型波到三角波的轉(zhuǎn)換是由RC 串聯(lián)積分電路實現(xiàn)的。在該電路上接通階躍信號, 電容上的電壓按指數(shù)規(guī)律上升, 但在剛接通時刻電容上的電壓是按近似直線規(guī)律上升, 如圖7 所示, 因此當輸入周期遠小于RC 時間常數(shù)S的對稱方波時輸出是近似三角波。三角波至正弦

11、波的轉(zhuǎn)換由差分放大器來完成。變換的原理是利用差分放大器傳輸特性曲線的非線性。分析表明, 當輸入的三角波幅度正好使三極管接近飽和區(qū)和截止區(qū)時, 則差分放大器輸出的波形為近似正弦波, 如圖8 所示。FSK 解調(diào)是通過計算一個正弦波周期來實現(xiàn)的。接收到的正弦波經(jīng)過施密特電路整形后變成方波。在編程上, 定義一個6b it 的計數(shù)器, 其對頻率為20MHz 脈沖計數(shù)。當檢測到輸入的方波信號發(fā)生一個上升沿時對計數(shù)器清零, 然后計數(shù)器對20MHz 脈沖計數(shù), 當再次檢測到方波信號上升沿時, 對發(fā)生的脈沖個數(shù)進行判別。碼元為1 時正弦波頻率為448kHz, 一個周期內(nèi)發(fā)生的脈沖個數(shù)為20/01448= 44,

12、 碼元為0 時正弦波頻率為896kHz, 一個周期內(nèi)發(fā)生的脈沖個數(shù)為20/01896= 22。因此通過判別脈沖個數(shù)可知當大于33 時為碼元1, 反之是碼元0。 同步系統(tǒng)位同步用數(shù)字鎖相環(huán)來實現(xiàn), 如圖9 所示。此單元需要頻率為16 倍于碼元速率448kHz×16= 7168kHz的脈沖CL K, 當同步信號與碼元同相同頻時, 數(shù)控分頻器對CL K 進行16 分頻。當同步信號超前于碼元時, 數(shù)控分頻器對CL K 進行大于16 的分頻, 反之對CL K 進行小于16 的分頻, 最終實現(xiàn)對碼元的基本同步(會有一個小于36016= 2215°的誤差)。在編程實現(xiàn)上, 先對

13、串行碼進行跳變檢測, 當出現(xiàn)0 到1 或1到0 的跳變時, 表明此刻是一個碼元的開始, 然后判別此刻同步信號的電平(同步信號是對稱的方波, 起始電平為0) , 當電平為0 時表明同步信號超前, 將分頻系數(shù)加1, 相位將向后22.5°, 反之將分頻系數(shù)加1, 相位將向前22.5°。因為判別同步信號的電平時不是0 就是1, 故每一次跳變都會調(diào)整一次分頻系數(shù), 所以同步信號最終與碼元的相位差維持在+ 22.5°與- 22.5°之間。   幀同步用于判別一幀數(shù)據(jù)的開始, 當檢測到發(fā)送端傳送的7 位巴克碼時, 表明此刻為一幀數(shù)據(jù)的開始

14、,輸出信號啟動碼元反變換單元工作。在編程上, 用一個7b it 的移位寄存器接收碼元。在每一個位同步信號的下降沿, 碼元移入寄存器, 在上升沿對移位寄存器的內(nèi)容判斷, 當為巴克碼1110010時輸出幀同步信號, 延遲56 個碼元時間重新判斷。 FPGA 配置及無線發(fā)送與接收設(shè)計采用一片AL TERA 公司的FPGA 芯片EPF10K10。斷電后必須重新配置才能工作, 為此設(shè)計了一個配置電路。系統(tǒng)采用一片A T 89C51 單片機與一片7128EPPROM 實現(xiàn)FPGA 配置功能。EPF10K10的配置文件為15KBYTE, 將其寫進EPPROM。在系統(tǒng)上電時, 單片機以PS 方式對FPGA 配置, 1 秒鐘后完成配置, 系統(tǒng)開始工作。無線發(fā)送接收部分, 系統(tǒng)采用的信道為無線傳輸發(fā)射接收模塊, 其調(diào)制方式為FM , 載波頻率為1.2GHz, 帶寬為1MHz, 設(shè)計通信距離為20m。發(fā)射部分用鎖相環(huán)鎖頻, 接收部分用鎖相環(huán)解調(diào), 具有性能穩(wěn)定, 體積小等優(yōu)點。