Leebin出租車(chē)計(jì)費(fèi)器方案設(shè)計(jì)書(shū)

1、封面作者： PanHongliang基于SOPC出租車(chē)計(jì)費(fèi)器課程設(shè)計(jì)一、主要設(shè)計(jì)條件1.提供EDA實(shí)驗(yàn)室；僅供個(gè)人學(xué)習(xí)2.提供EL或SOPC實(shí)驗(yàn)箱和CPLD芯片。3.提供ALTERA公司的QUARTUSII.72設(shè)計(jì)軟件。1.說(shuō)明書(shū)；2.設(shè)計(jì)總體思路，基本原理和框圖（頂層電路圖）；3.單元電路設(shè)計(jì)（各次級(jí)模塊電路圖）；4.設(shè)計(jì)仿真；5.編程下載；二、設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求CPLD為復(fù)雜可編程邏輯器件，通過(guò)EDA技術(shù)對(duì)其進(jìn)行編程，可將一個(gè)較復(fù)雜的數(shù)字系統(tǒng)集成于一個(gè)芯片中，制成專用集成電路芯片，并可隨時(shí)在系統(tǒng) 修改其邏輯功能。有關(guān)知識(shí)可參見(jiàn)相關(guān)教材或參考書(shū)。一）設(shè)計(jì)內(nèi)容（1） 實(shí)現(xiàn)計(jì)費(fèi)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為

2、：按行駛里程計(jì)費(fèi)，起步價(jià)為6.50元， 并在車(chē)行3Km后按2.00元/Km計(jì)費(fèi)， 當(dāng)計(jì)費(fèi)器達(dá)到或超過(guò)20元 時(shí)， 每公里加收50的車(chē)費(fèi)，車(chē)停止不計(jì)費(fèi)。（2） 現(xiàn)場(chǎng)模擬功能：能模擬汽車(chē)起動(dòng)、停止、暫停以及加速等狀態(tài)。（3） 按計(jì)動(dòng)態(tài)掃描電路，將車(chē)費(fèi)和路程顯示出來(lái)，各有兩位小數(shù)。二）設(shè)計(jì)要求：1、設(shè)計(jì)思路清晰，給出整體設(shè)計(jì)框圖；2、 在QUARTUSII設(shè)計(jì)各單元電路，完成其功能仿真和編譯并生成低層 模塊；3、在QUARTUSI中完成頂層設(shè)計(jì)并編譯通過(guò)；4、在QUARTUSI中完成設(shè)計(jì)下載并調(diào)試電路；5、寫(xiě)出設(shè)計(jì)報(bào)告；三、設(shè)計(jì)背景與發(fā)展（1） 設(shè)計(jì)背景二十世紀(jì)后半期，隨著集成電路和計(jì)算機(jī)技術(shù)的飛速

3、發(fā)展，數(shù)字系統(tǒng)也得到了很大的發(fā) 展。其實(shí)現(xiàn)方法經(jīng)歷了由部分元件到整體元件的過(guò)程。同時(shí)，為了提高系統(tǒng)的可靠性與通 用性，微處理器和專業(yè)集成電路( ASTC )逐漸取代了通用全硬件 LSI 電路，而 ASIC 以其 體積小，重量輕，功耗低，速度快，成本低，保密性好而脫穎而出。目前，大量的可編程 邏輯器件( PLD )，尤其是現(xiàn)場(chǎng)可編程邏輯器件( FPLD )被大量應(yīng)用在 ASIC 的制作中。QUARTUSII7.2 軟件設(shè)計(jì)環(huán)境的靈活性和高效性為出租車(chē)計(jì)費(fèi)器的設(shè)計(jì)帶來(lái)了無(wú)可比 擬的好處。其豐富的界面，讓設(shè)計(jì)人員可以輕松的掌握和使用。(2)EDA的發(fā)展前景EDA 技術(shù)(即 Electronic De

4、sign Automation 技術(shù))就是依賴強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟 件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL ( Hardware Ddscription Langurage)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、布局布線以及邏輯優(yōu)化和 仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。它在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路 制 造 技 術(shù) 、 IC 版 圖設(shè) 計(jì) 、ASIC 測(cè) 試 和 封 裝 、FPGA(Gield Peogrammable Gate Array)/CPLD(Complex ProgrammableLogic Device) 編程下載和自動(dòng)測(cè)試等

5、技術(shù)；在計(jì)算機(jī) 輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì) (CAD) ，計(jì)算機(jī)輔助制造( CAM )，計(jì)算機(jī)輔助測(cè)試(CAT) ，計(jì)算機(jī)輔助工程( CAE )技術(shù)以及多種計(jì)算機(jī)語(yǔ)言的設(shè)計(jì)概念；而在現(xiàn)代電子 學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模和 優(yōu)化技術(shù)及長(zhǎng)線技術(shù)理論等。VHDL 的 英 文 全 名 是 VHSIC ( Very High Speed Integrated Circuit ) Hardware DescriptionLanguage, 由 IEEE (The Institute of Electrical and Electronics Engi

6、neets)進(jìn)一步發(fā)展，并在 1987 年作為“ IEEE 標(biāo)準(zhǔn) 1076”公布。從此 VHDL 成為硬件描述語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。四、出租車(chē)計(jì)費(fèi)系統(tǒng)的實(shí)現(xiàn)一)系統(tǒng)的總體框圖圖 1 系統(tǒng)總體框圖二) 系統(tǒng)各模塊的實(shí)現(xiàn)(1)jifei的實(shí)現(xiàn)模塊jifei見(jiàn)下圖。輸入端口 js,start,pause,stop 分別為出租車(chē)計(jì)費(fèi)器的加速、起動(dòng)、暫停、停止按鍵。實(shí)現(xiàn)計(jì)費(fèi)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為：按行駛里程計(jì)費(fèi)，起步價(jià)為 6.50 元，并在車(chē)行 3Km 后按 2.00 元/Km 計(jì)費(fèi)，當(dāng)計(jì)費(fèi)器達(dá)到或超過(guò)20 元時(shí)，每公里加收 50%的車(chē)費(fèi)，車(chē)停止不計(jì)費(fèi)。圖 2 模塊 jifei（2）x的實(shí)現(xiàn)模塊 x 見(jiàn)下圖。該

7、模塊把車(chē)費(fèi)和路程轉(zhuǎn)化為 4 位十進(jìn)制數(shù)， daclk 的頻率要比 clk 快得 多。圖 3 模塊 x（3）display的實(shí)現(xiàn)模塊display見(jiàn)下圖。經(jīng)過(guò)該八選一模塊把車(chē)費(fèi)和路程顯示出來(lái)。每來(lái)一個(gè)選通地 址，模塊就把選到的那一位十進(jìn)制輸入值向后輸出，同時(shí)在路程的百位和費(fèi)用的十位顯示 小數(shù)點(diǎn)。實(shí)現(xiàn)譯碼功能。譯碼管片的選通信號(hào)，對(duì)輸入脈沖進(jìn)行計(jì)數(shù)。圖 4 模塊 display三）系統(tǒng)仿真（1）jifei的仿真結(jié)果輸入： clk,js,start,pause,stop。輸出： chefei,luc.圖 7 jifei 仿真結(jié)果（2）x的仿真結(jié)果輸入： ascore,bscore,daclk。輸出：

8、 age,ashi,abai,aqian,bge,bshi,bbai,bqian。圖 8 x 仿真結(jié)果(3)display的仿真結(jié)果輸入： a1,a2,a3,a4,b1,b2,b3,b4,CLK 。輸出： d,dp,q圖 9 display 仿真結(jié)果(4)chuzu的仿真結(jié)果輸入： clk0,daclk0,tingzhi,qidong,jiasu,zanting 。輸出： d0,dq0,q0.圖 12 chuzu 仿真結(jié)果五、設(shè)計(jì)心得這次課程設(shè)計(jì)是出租車(chē)計(jì)費(fèi)器，開(kāi)始拿到課題時(shí)候相當(dāng)興奮！覺(jué)得大學(xué)四年的理論課 程與生活中的實(shí)際密切結(jié)合了！首先，我查閱了相關(guān)書(shū)籍。認(rèn)識(shí)到Quartusn包括模塊化的

9、編譯器。編譯器包括的功能模塊有分析/綜合器(An alysis & Syn thesis )、適配器(Fitter )、裝配器 (Assembler )、時(shí)序分析器( TimingAnalyzer )、設(shè)計(jì)輔助模塊( Design Assistant )、 EDA 網(wǎng) 表 文 件 生 成 器 ( EDA NetlistWriter ) 、 編 輯 數(shù) 據(jù) 接 口 ( Compiler Database Interface )等?？梢酝ㄟ^(guò)選擇 Start Compilation來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。還可以通過(guò)選擇 Compiler Tool

10、 ，在 Compiler Tool 窗口 中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊。然后，在接到任務(wù)后，我便開(kāi)始研究程序，希望通過(guò)自己的努力，能對(duì)這個(gè)課題和程 序有自己的認(rèn)識(shí)。但是前期的學(xué)習(xí)得不夠扎實(shí)，讓我在閱讀程序時(shí)頻頻的遇到問(wèn)題。經(jīng)過(guò) 老師的講解，能對(duì)程序的各模塊進(jìn)行修改。然而，我還是遇到了很多棘手的問(wèn)題，比如說(shuō)，程序不理解，軟件運(yùn)用不熟練， 再比如說(shuō)，應(yīng)用模塊不熟悉，等等。真正領(lǐng)略到艱苦奮斗的真正含義，我才意識(shí)到學(xué)好基 礎(chǔ)的重要性。我想說(shuō)，設(shè)計(jì)確實(shí)有些辛苦，但苦中也有樂(lè)。而且，通過(guò)這次課程設(shè)計(jì)對(duì)EDA技術(shù)有了更進(jìn)一步的熟悉，VHDL 語(yǔ)言和C語(yǔ)言等其他語(yǔ)言還是有很大的區(qū)別。VHDL 是 EDA 技術(shù)

11、的重要組成部分，其具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語(yǔ)言易讀性和層次化、結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。其主要的也是最大的優(yōu)點(diǎn)就在于設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān) 的因素花費(fèi)過(guò)多的時(shí)間和精力。其實(shí)，在實(shí)際操作中發(fā)現(xiàn)設(shè)計(jì)和課本上的知識(shí)有很大聯(lián)系，但又高于課本，一個(gè)簡(jiǎn)單 的原理要把它應(yīng)用以及和其他功能綜合起來(lái)就有些困難。通過(guò)設(shè)計(jì)也鞏固了我們的書(shū)本知 識(shí)以及通過(guò)借閱書(shū)籍和上網(wǎng)查找資料，也豐富了自己對(duì)EDA的了解。但是，本次設(shè)計(jì)也存在一些不足，暴露了自己對(duì)EDA的掌握還有所欠缺。通過(guò)這次課程設(shè)

12、計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己 的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。課程設(shè)計(jì)是我們專業(yè)課程知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，著是我們邁向社會(huì)，從事職業(yè)工 作前一個(gè)必不少的過(guò)程我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí)地邁開(kāi)這一步，就是為 明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ)通過(guò)這次設(shè)計(jì)，本人在多方面都有所提高

13、。同時(shí)各科相關(guān)的課程都有了全面的復(fù)習(xí)， 獨(dú)立思考的能力也有了提高。在這次設(shè)計(jì)過(guò)程中，體現(xiàn)出自己?jiǎn)为?dú)設(shè)計(jì)模具的能力以及綜 合運(yùn)用知識(shí)的能力，體會(huì)了學(xué)以致用、突出自己勞動(dòng)成果的喜悅心情，從中發(fā)現(xiàn)自己平時(shí) 學(xué)習(xí)的不足和薄弱環(huán)節(jié)，從而加以彌補(bǔ)。不經(jīng)意間 ,為期兩周的課程設(shè)計(jì)已經(jīng)接近尾聲。在這次設(shè)計(jì)中，我學(xué)到了在設(shè)計(jì)這種思維很 嚴(yán)密的報(bào)告中一定要按照老師給的要求和步驟一步一步的走下去。自己在動(dòng)手之前一定要 先有一個(gè)總體的設(shè)計(jì)，總的框架圖，這樣在設(shè)計(jì)中不至于手忙腳亂的或者丟三落四。同時(shí)感謝對(duì)我?guī)椭^(guò)的同學(xué)們，謝謝你們對(duì)我的幫助和支持，讓我感受到同學(xué)的友 誼。在此感謝我們的老師 . ，老師嚴(yán)謹(jǐn)細(xì)致、一絲不茍

14、的作風(fēng)一直是我工作、學(xué)習(xí)中的榜 樣；老師循循善誘的教導(dǎo)和不拘一格的思路給予我無(wú)盡的啟迪；這次設(shè)計(jì)的每個(gè)細(xì)節(jié)和每 個(gè)數(shù)據(jù)，都離不開(kāi)老師您的細(xì)心指導(dǎo)。而您開(kāi)朗的個(gè)性和寬容的態(tài)度，幫助我能夠很順利 的完成了這次課程設(shè)計(jì)。六、附源程序*laa”jn * module exp14(clk,rst,motor,display,seg) 。inputclk,rst,motor 。 output 6:0 display 。output 2:0 seg 。reg 2:0 seg 。reg 7:0 display,decoder 。integer count 。integer d1,d10,d100,d1k,m1

15、,m10,m100 。integer tmp 。integer charge 。/*distance count & charge compute*/ always ( negedge motor)beginif(rst = 0)begind1 = 0 。d10 = 0 。 d100 = 0 。d1k = 0 。 m1 = 0 。 m10 = 0 。 m100 = 0 。 count = 0 。 charge = 0 。endelsebeginif(d1 = 9)beginif(d10 = 9)beginif(d100 =9)beginif(d1k=9) begin d1k = 0 。

16、d100 = 0。 d10 = 0。 d1= 0 。endelse begin d1k = d1k +1 。d100=0。 d10 = 0。 d1 = 0 。 endendelse begin d100 = d100+1 。 d10 = 0。 d1 = 0。 endendelse begin d10 = d10 +1 。 d1 =0 。 endend else d1= d1 +1 。if(d1k=0)begin m10 = 3 。 m1 = 0 。 m100 = 0 。 endelsebegin charge = m1 。m1 = d100 。if(charge = 9)&(m1 =

17、0) beginif(m10 = 9)begin m10 = 0 。 if(m10 = 9) m100 = 0 。 else m100 = m100 +1。endelse m10 =m10 + 1 。endendendend/*always (count)begincharge = 3+d100*100+d10*10+d1 。m100 = charge / 100 。m10 = (charge -m100*100 )/10 。m1 = charge -m100*100 - m10*10 。end*/ /*always (posedge clk or negedge motor or neged

18、ge rst) beginif(clk)beginif(d1k =0)&(d100=0)&(d10 =0)&(d1=0)begin m1 = 3 。 m10 = 0 。 m100 = 0 。 charge = 3。 end else charge =3+d100*100+d10*10+d1 。m100 = charge / 100 。m10 = (charge -m100*100 )/10 。 m1 = charge -m100*100 - m10*10 。 case (seg)0:tmp = d1k 。1:tmp = d100 。2:tmp = d10 。3:tmp

19、= d1 。4:tmp = 0 。 5:tmp = m100 。6:tmp = m10 。 7:tmp = m1 。endcaseseg = seg +1。end if(motor =0) begincount = count +1 。 if(count 1000) d1k = count /1000 。 if(count100) d100 =(count-1000*d1k)/100 。 if(count10) d10 = (count-1000*d1k - d100*100)/10 。 d1 = count-1000*d1k- d100*100 - d10*10 。 endif(rst =

20、0)begind1 = 0 。*charge count*d10 = 0 。 d100 = 0 。 d1k = 0 。 m1 = 0 。 m10 = 0 。 m100 = 0 。 count = 0 。 charge= 0 。end end*/ always(posedge clk ) begin/if(clk)/ begin/*if(d1k =0)&(d100=0)&(d10 =0)&(d1=0)begin m1 = 3 。 m10 = 0 。 m100 = 0 。 charge = 3。 end*/ /*case (seg+1)0:tmp = d1k 。1:tmp

21、= d100 。2:tmp = d10 。3:tmp = d1 。4:tmp = 10 。5:tmp = m100 。6:tmp = m10 。 7:tmp = m1 。 endcase*/seg = seg +1。/endalways (seg)begincase (seg)0:tmp = d1k 。1:tmp = d100 。2:tmp = d10 。3:tmp = d1 。4:tmp = 10 。5:tmp = m100 。6:tmp = m10 。7:tmp = m1 。 endcasecase(tmp)0:display= 8b00111111 。 1:display=8b00000

22、110 。2:display=8b01011011 。3:display=8b01001111 。4:display=8b01100110 。5:display=8b01101101 。6:display=8b01111101 。7:display=8b00000111 。8:display=8b01111111。 9:display=8b01101111 。 10: display=8b01000000 。default : display = 0 。endcaseif（seg=6）display = display+128 。endendmodule七、系統(tǒng)調(diào)試系統(tǒng)調(diào)試是將安裝測(cè)試成功的各

23、單元連接起來(lái)，加上輸入信號(hào)進(jìn)行調(diào)試， 發(fā)現(xiàn)問(wèn)題則先對(duì)故障進(jìn)行定位，找出問(wèn)題所在的單元電路。一般采用故障現(xiàn)象估測(cè) 法（根據(jù)故障情況估計(jì)問(wèn)題所在位置）、對(duì)分法（將故障大致所在部分的電路 對(duì)分成兩部分，逐一查找）、對(duì)比法（將類型相同的電路部分進(jìn)行對(duì)比或?qū)Q 位置）等。系統(tǒng)測(cè)試一般分靜態(tài)測(cè)試和動(dòng)態(tài)測(cè)試。靜態(tài)測(cè)試時(shí)，在各輸入端加入不同 電平值，加高電平（一般接1千歐以上電阻到電源）、低電平（一般接地） 后，用數(shù)字萬(wàn)用表測(cè)量電路各主要點(diǎn)的電位，分析是否滿足設(shè)計(jì)要求。動(dòng)態(tài)測(cè) 試時(shí)，在各輸入端接入規(guī)定的脈沖end*drive the led group*信號(hào)，用示波器觀察各點(diǎn)的波形，分析它們 之間的邏輯關(guān)系和

24、延時(shí)。除了調(diào)試電路的正常工作狀態(tài)外，另外特別要注意調(diào)試初始狀態(tài)、系統(tǒng)清 零、預(yù)置等功能，檢查相應(yīng)的開(kāi)關(guān)、按鍵、撥盤(pán)是否可靠，手感是否正常。參考文獻(xiàn)1.康華光主編.電子技術(shù)基礎(chǔ)（數(shù)字部分），高等教育出版社。2.閻石主編.電子技術(shù)基礎(chǔ)（數(shù)字部分），清華大學(xué)出版社。3.陳大欽主編，電子技術(shù)基礎(chǔ)實(shí)驗(yàn)，高等教育出版社。4.彭介華主編，電子技術(shù)課程設(shè)計(jì)指導(dǎo)，高等教育出版社。5.張 原編著，可編程邏輯器件設(shè)計(jì)及應(yīng)用，機(jī)械工業(yè)出版社。6.荀殿棟，徐志軍編著，數(shù)字電路設(shè)計(jì)實(shí)用手冊(cè)，電子工業(yè)出版社。7. QUARTUSII入門(mén)8.劉洪喜，陸穎編著.VHDL電路設(shè)計(jì)實(shí)用教程 清華大學(xué)出版社版權(quán)申明本文部分內(nèi)容，包括

25、文字、圖片、以及設(shè)計(jì)等在網(wǎng)上搜集整理。版權(quán)為潘宏亮個(gè)人所有This article in eludes some parts, in cludi ng text,pictures, and desig n. Copyright is Pan Hon glia ngs pers onalown ership.用戶可將本文的內(nèi)容或服務(wù)用于個(gè)人學(xué)習(xí)、研究或欣賞，以及 其他非商業(yè)性或非盈利性用途，但同時(shí)應(yīng)遵守著作權(quán)法及其他相關(guān) 法律的規(guī)定，不得侵犯本網(wǎng)站及相關(guān)權(quán)利人的合法權(quán)利。除此以 外，將本文任何內(nèi)容或服務(wù)用于其他用途時(shí)，須征得本人及相關(guān)權(quán)利人的書(shū)面許可，并支付報(bào)酬。Users may use the contents or services of this article for pers onalstudy,