基于FPGA的FSK調(diào)制解調(diào)系統(tǒng)設(shè)計(共33頁)

1、安徽理工大學(xué)畢業(yè)設(shè)計PAGE PAGE 30 PAGE 0基于(jy)FPGA的FSK調(diào)制(tiozh)解調(diào)系統(tǒng)設(shè)計摘要(zhiyo)數(shù)字調(diào)制技術(shù)作為通信技術(shù)領(lǐng)域中極為重要的一個方面，得到了迅速發(fā)展。隨著數(shù)字調(diào)制技術(shù)的出現(xiàn)，在有限的帶寬內(nèi)傳輸高速的數(shù)據(jù)已成為可能。在數(shù)字傳輸系統(tǒng)中，數(shù)字信號對高頻載波進(jìn)行調(diào)制，變?yōu)轭l帶信號，通過信道傳輸，在接收端解調(diào)后恢復(fù)成數(shù)字信號。FSK是數(shù)據(jù)通信中使用較早的一種通信方式。由于這種調(diào)制解調(diào)方式容易實(shí)現(xiàn)，抗噪聲和抗衰減性能較強(qiáng)，因此在中低速數(shù)據(jù)傳輸通信系統(tǒng)中得到較為廣泛的應(yīng)用。本文首先介紹了2FSK調(diào)制與解調(diào)的工作原理，以及VHDL程序設(shè)計和仿真方法。在此基礎(chǔ)上

2、，本文給出了2FSK調(diào)制與解調(diào)的具體實(shí)現(xiàn)方法以及實(shí)驗(yàn)結(jié)果，并進(jìn)行了分析和討論。然后詳細(xì)介紹了基于FPGA的2FSK信號發(fā)生器的設(shè)計方法，提供了VHDL源代碼在Quartus環(huán)境下的仿真結(jié)果。整個系統(tǒng)的功能在EDA技術(shù)開發(fā)平臺上調(diào)試通過，具有較高的實(shí)用性和可靠性。關(guān)鍵詞：FPGA，CPLD，調(diào)制，解調(diào)，2FSKTHE DESIGN OF FSK MODEM BASED ON FPGAABSTRACTDigital modulation techniques in the field of communication technology as a very important aspect ha

3、s been developing rapidly. With the emergence of digital modulation techniques, in the limited bandwidth and high-speed data transmission possible. In digital transmission systems, digital signal modulation of high-frequency carrier, into a band signal transmission through the channel in the receive

4、r demodulation into a digital signal after the resumption. FSK is used in data communications as a means of communication earlier. As a result of this approach easy to implement modem, anti-noise and anti-decay properties of strong, so low-speed data transmission in the communication system to be mo

5、re widely used. This article introduced the first modulation and demodulation 2FSK working principle, as well as the VHDL design and simulation methods. On this basis then, this paper 2FSK specific modulation and demodulation method and experimental results and an analysis and discussion. Details of

6、 FPGA-based signal generator 2FSK the design methodology, VHDL source code provided in the Quartus simulation environment. The entire system technology development in EDA platform debugging through high practicality and reliability.KEYWORDS: FPGA,CPLD,modulation,demodulation,2FSK目錄(ml) TOC o 1-3 h z

7、 u HYPERLINK l _Toc232182547 摘要(zhiyo) PAGEREF _Toc232182547 h I HYPERLINK l _Toc232182548 1 緒論(xln) PAGEREF _Toc232182548 h 1 HYPERLINK l _Toc232182549 1.1 研究(ynji)背景 PAGEREF _Toc232182549 h 1 HYPERLINK l _Toc232182550 1.2 研究思路和方案分析 PAGEREF _Toc232182550 h 1 HYPERLINK l _Toc232182551 1.3 主要研究內(nèi)容 PAG

8、EREF _Toc232182551 h 3 HYPERLINK l _Toc232182552 2 可編程片上系統(tǒng)開發(fā)技術(shù) PAGEREF _Toc232182552 h 5 HYPERLINK l _Toc232182553 2.1可編程邏輯器件及硬件描述語言VHDL PAGEREF _Toc232182553 h 5 HYPERLINK l _Toc232182554 2.1.1可編程邏輯器件簡介 PAGEREF _Toc232182554 h 5 HYPERLINK l _Toc232182555 2.1.2硬件描述語言VHDL簡介 PAGEREF _Toc232182555 h 6

9、HYPERLINK l _Toc232182556 2.2可編程片上系統(tǒng)技術(shù) PAGEREF _Toc232182556 h 8 HYPERLINK l _Toc232182557 2.3 Quartus 介紹 PAGEREF _Toc232182557 h 10 HYPERLINK l _Toc232182558 3 FSK調(diào)制解調(diào)原理 PAGEREF _Toc232182558 h 12 HYPERLINK l _Toc232182559 3.1 二進(jìn)制頻移鍵控信號的調(diào)制原理 PAGEREF _Toc232182559 h 12 HYPERLINK l _Toc232182560 3.2

10、二進(jìn)制頻移鍵控信號的解調(diào)原理 PAGEREF _Toc232182560 h 14 HYPERLINK l _Toc232182561 3.3 載波信號發(fā)生器原理 PAGEREF _Toc232182561 h 15 HYPERLINK l _Toc232182562 4 調(diào)制解調(diào)器系統(tǒng)的實(shí)現(xiàn) PAGEREF _Toc232182562 h 18 HYPERLINK l _Toc232182563 4.1 系統(tǒng)整體分析 PAGEREF _Toc232182563 h 18 HYPERLINK l _Toc232182564 4.2 調(diào)制部分 PAGEREF _Toc232182564 h 19

11、 HYPERLINK l _Toc232182565 4.2.1 四位可預(yù)置二進(jìn)制減計數(shù)器 PAGEREF _Toc232182565 h 19 HYPERLINK l _Toc232182566 4.2.2 正弦波合成器 PAGEREF _Toc232182566 h 20 HYPERLINK l _Toc232182567 4.2.3 調(diào)制仿真 PAGEREF _Toc232182567 h 21 HYPERLINK l _Toc232182568 4.3 解調(diào)部分 PAGEREF _Toc232182568 h 22 HYPERLINK l _Toc232182569 4.3.1 同步脈

12、沖發(fā)生器 PAGEREF _Toc232182569 h 22 HYPERLINK l _Toc232182570 4.3.2 計數(shù)器 PAGEREF _Toc232182570 h 23 HYPERLINK l _Toc232182571 4.3.3 判別鎖存電路 PAGEREF _Toc232182571 h 24 HYPERLINK l _Toc232182572 4.3.4 解調(diào)仿真 PAGEREF _Toc232182572 h 25 HYPERLINK l _Toc232182573 4.4 本章小結(jié) PAGEREF _Toc232182573 h 26 HYPERLINK l _

13、Toc232182574 5 總結(jié)與展望 PAGEREF _Toc232182574 h 27 HYPERLINK l _Toc232182575 參考文獻(xiàn) PAGEREF _Toc232182575 h 28 HYPERLINK l _Toc232182576 致謝 PAGEREF _Toc232182576 h 291 緒論(xln)1.1 研究(ynji)背景通信技術(shù)融入計算機(jī)和數(shù)字信號處理技術(shù)以后發(fā)生了革命性的變化，它和計算機(jī)技術(shù)、信號處理技術(shù)結(jié)合是現(xiàn)代通信技術(shù)的標(biāo)志(biozh)。一個世紀(jì)以來，通信的發(fā)展大致經(jīng)歷了三大階段：以發(fā)明電報（莫爾斯電碼）為標(biāo)志的通信初級階段；以香農(nóng)提出的信

14、息論開始的近代通信階段；以光纖通信為代表的協(xié)議綜合業(yè)務(wù)數(shù)字網(wǎng)迅速崛起為代表的現(xiàn)代通信階段。光纖通信技術(shù)、衛(wèi)星通信技術(shù)和移動通信技術(shù)成為現(xiàn)代通信技術(shù)的三大主要發(fā)展方向。數(shù)字調(diào)制技術(shù)作為通信技術(shù)領(lǐng)域中極為重要的一個方面，得到了迅速發(fā)展。隨著數(shù)字調(diào)制技術(shù)的出現(xiàn)，在有限的帶寬內(nèi)傳輸高速的數(shù)據(jù)已成為可能，并且與過去使用的模擬調(diào)制，如調(diào)幅（AM）和調(diào)頻（FM）、開關(guān)鍵控（OOK）、脈寬調(diào)制（PWM）、脈位調(diào)制（PPM）、脈幅調(diào)制（PAM）等技術(shù)相比有更高的可靠性和抗干擾性。數(shù)字調(diào)制解調(diào)器專用集成電路使得通信傳輸中的發(fā)送和接收設(shè)備可以更加緊湊，成本更低，減少功耗并大大提高設(shè)備的可靠性。目前國內(nèi)的調(diào)制解調(diào)器已

15、有一些研究成果和芯片問世。但是，國內(nèi)的產(chǎn)品大多基于通用DSP實(shí)現(xiàn)，支持的速率比較低。由于運(yùn)算量較大和硬件參數(shù)的限制，采用通用DSP或普通算法無法勝任高速率調(diào)制解調(diào)的任務(wù)。FSK是數(shù)據(jù)通信中使用較早的一種通信方式。由于這種調(diào)制解調(diào)方式容易實(shí)現(xiàn)，抗噪聲和抗衰減性能較強(qiáng)，因此在中低速數(shù)據(jù)傳輸通信系統(tǒng)中得到較為廣泛的應(yīng)用。根據(jù)國際電報和電話咨詢委員會（ITU-T）的建議，傳輸速率為1200波特以下的設(shè)備一般采用FSK方式傳輸數(shù)據(jù)。在衰落信道（短波通信）中傳輸數(shù)據(jù)時，它也被廣泛應(yīng)用。FSK信號具有抗干擾能力強(qiáng)，傳輸距離遠(yuǎn)等有點(diǎn)，在日常生活和工業(yè)控制中被廣泛采用。例如CID(Calling Identit

16、y Delivery)來電顯示，低速的Modem，鐵路系統(tǒng)和電力系統(tǒng)的載波通信中也廣泛使用他來傳送各種控制信息。美國貝爾通信研究室（BELLCORE）首先引入話音頻帶數(shù)據(jù)通信的調(diào)制解調(diào)方式來實(shí)現(xiàn)CID業(yè)務(wù)，并在1990年提出了相關(guān)技術(shù)建議（TR-TS-000031，ISUE3，1990年1月），該建議經(jīng)過多次修改后被稱為Bell202建議。數(shù)據(jù)傳送采用了移頻鍵控（FSK）方式，通常稱為移頻鍵控方式。1.2 研究思路和方案(fng n)分析設(shè)計調(diào)制解調(diào)器，可以考慮用通用DSP芯片的方案，這種方案借鑒軟件無線電的思想實(shí)現(xiàn)(shxin)。上世紀(jì)90年代發(fā)展起來的軟件無線電SDR（Software R

17、adio/Software-Defined Radio）的基本思想是：構(gòu)造一個具有開放性、標(biāo)準(zhǔn)化、模塊化的通用硬件平臺，將各種功能用軟件完成。這是一種全新的思想，它一經(jīng)提出就得到了廣泛的重視。這種方案的通用DSP具備靈活的可編程性和高效的性能，有的甚至還集成了通用微控制器。方框圖如圖1-1所示：PC機(jī)通用微控制器數(shù)字上變頻器D/A通用DSP（調(diào)制）接口層配置層處理層圖1-1 通用DSP方案通用DSP都是按程序循序執(zhí)行，說到底都是串行構(gòu)架，這限制了通用DSP不能達(dá)到很高的速度。但是調(diào)制解調(diào)單元中往往(wngwng)用到濾波器、乘法器、直接頻率合成器等需要高速時鐘的器件。雖然通用DSP具有哈佛結(jié)構(gòu)

18、、多重總線、超標(biāo)量流水線、分支預(yù)測等先進(jìn)的技術(shù)，但是都不可能從本質(zhì)上改變程序循序執(zhí)行的缺點(diǎn)，在需要高速應(yīng)用的場合通用DSP往往不能勝任。而使用專用DSP雖然能解決好速度的問題但是可編程能力有限，正所謂魚和熊掌不能兼得。下面我們用FPGA代替上面方案中的通用DSP和變頻器。FPGA內(nèi)部有豐富的資源能配置成各種形式的電路。用FPGA代替通用DSP后不僅靈活性沒有降低，性能卻有極大的提高。FPGA內(nèi)部能被編成將所有的功能以并行方式執(zhí)行大大加快了速度。對于要求更高性能使還能使用流水線設(shè)計進(jìn)一步提高數(shù)據(jù)吞吐量。FPGA可以設(shè)計多個并行模塊的系統(tǒng)，速度高，同時具有高度靈活甚至能改變系統(tǒng)構(gòu)架。FPGA內(nèi)部還

19、能集成微控制處理器IP核，完全做到單芯片系統(tǒng)（SOPC），這都是通用DSP辦不到的。前一種方案主要是指目前已廣泛使用的DSP處理器的解決方案，包括一系列軟硬件技術(shù)和開發(fā)技術(shù)。采用DSP處理器（如TI的TMS320C系列）的解決方案日益面臨著不斷增加的巨大挑戰(zhàn)，而自身的技術(shù)瓶頸（如運(yùn)行速度、吞吐量、總線結(jié)構(gòu)的可變性、系統(tǒng)結(jié)構(gòu)的可重配置性、硬件的可升級性等等）致使這種解決方案在DSP的許多新的應(yīng)用領(lǐng)域中的道路越走越窄；后一種方案則是基于SOPC技術(shù)、EDA技術(shù)與FPGA實(shí)現(xiàn)方式的DSP技術(shù)，是現(xiàn)代電子技術(shù)發(fā)展的產(chǎn)物，它有效的克服了傳統(tǒng)DSP技術(shù)中的諸多技術(shù)瓶頸，在許多方面顯示了突出的優(yōu)勢，如高速與

20、實(shí)時性、高可靠性、自主知識產(chǎn)權(quán)化、系統(tǒng)的重配置與硬件可重構(gòu)性、單片系統(tǒng)的可實(shí)現(xiàn)性、以及開發(fā)技術(shù)的標(biāo)準(zhǔn)化和高效率。顯然我們采用后面(hu mian)一種方案完成系統(tǒng)設(shè)計。即基于FPGA的現(xiàn)代DSP開發(fā)技術(shù)。1.3 主要(zhyo)研究內(nèi)容調(diào)制解調(diào)器是數(shù)字通信系統(tǒng)中的一個重要部件，現(xiàn)代通信技術(shù)對其性能，特別是對其數(shù)據(jù)傳送速率提出了越來越高的要求(yoqi)。高效的開發(fā)高能的調(diào)制解調(diào)器現(xiàn)在仍是電子工作者面臨的一個基本任務(wù)。本文的調(diào)制解調(diào)器的開發(fā)是基于FPGA的開發(fā)技術(shù)，是調(diào)制解調(diào)器在FPGA上的實(shí)現(xiàn)，利用FPGA內(nèi)嵌高速DSP內(nèi)核完成FSK的調(diào)制和解調(diào)過程。開發(fā)手段是MATLAB/Simulink，

21、DSPBuilder和Quartus 等工具軟件的應(yīng)用。DSPBuilder依賴于MATLAB/Simulink，它可在Simulink中進(jìn)行圖形化設(shè)計和仿真，同時又通過Signal Compiler把Simulink的設(shè)計文件（.mdl）轉(zhuǎn)換成相應(yīng)的VHDL設(shè)計文件（.vhd）及用于控制綜合與編譯的TCL腳本，對VHDL文件的處理則由FPGA的開發(fā)工具Quartus 來完成。基于DSPBuilder調(diào)制解調(diào)器的SOPC實(shí)現(xiàn)，利用DSPBuilder將Simulink的模型文件（.mdl）轉(zhuǎn)化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統(tǒng)的繁瑣過程，將精力集中于算法的優(yōu)化

22、上?；贒SPBuilder的開發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用FIR IP Core，進(jìn)一步提高了開發(fā)效率。論文安排如下：第1章，概括了調(diào)制解調(diào)器的研究背景，明確了本文的研究思路和所用方案，對本文的主要工作和文章安排進(jìn)行了介紹。第2章，介紹了可編程邏輯器FPGA、硬件描述語言VHDL及以FPGA為物理載體的系統(tǒng)芯片的SOPC設(shè)計，對Quartus與MATLAB/Simulink等EDA軟件實(shí)現(xiàn)系統(tǒng)開發(fā)進(jìn)行了分析。第3章，敘述了調(diào)制解調(diào)的理論基礎(chǔ)及為調(diào)制和解調(diào)單元提供載波信號DDS的理論基礎(chǔ)。第4章，根據(jù)調(diào)制解調(diào)器的基本(jbn)原理，利用MATLAB/DSPBuilder建立基

23、本模型，然后利用ALTERA公司提供的Singacompiler工具對其進(jìn)行編譯，產(chǎn)生Quartus能夠識別(shbi)的VHDL源程序，經(jīng)過波形仿真后，下載到ALTERA公司的cyclone系列(xli)的FPGA芯片中。第5章，總結(jié)全文內(nèi)容，提出了本課題有待于進(jìn)一步深入研究的問題。2 可編程片上系統(tǒng)開發(fā)技術(shù)2.1可編程邏輯器件(qjin)及硬件描述語言VHDL2.1.1可編程邏輯(lu j)器件簡介可編程邏輯(lu j)器PLD從20世紀(jì)70年代發(fā)展到現(xiàn)在，已形成了許多類型的產(chǎn)品，其結(jié)構(gòu)、工藝、集成度、速度和性能都在不斷的改進(jìn)和提高。PLD又可分為簡單低密度PLD和復(fù)雜高密度PLD。可編程

24、陣列邏輯器件PAL和通用陣列邏輯器件GAL都屬于簡單PLD，結(jié)構(gòu)簡單，設(shè)計靈活，對開發(fā)軟件的要求低，但規(guī)模小，難以實(shí)現(xiàn)復(fù)雜的邏輯功能。隨著技術(shù)的發(fā)展，簡單PLD在集成度和性能方面的局限性也暴露出來。其寄存器、I/O引腳、時鐘資源的數(shù)目有限，沒有內(nèi)部互連，因此包括復(fù)雜可編程邏輯器件CPLD和現(xiàn)場可編程門陣列器件FPGA在內(nèi)的復(fù)雜PLD迅速發(fā)展起來，并向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向發(fā)展。FPGA具備陣列型PLD的特點(diǎn)，結(jié)構(gòu)又類似掩膜可編程門陣列，因而具有更高的集成度和更強(qiáng)大的邏輯實(shí)現(xiàn)功能，使設(shè)計變得更加靈活和易實(shí)現(xiàn)。相對于CPLD，它還可以將配置數(shù)據(jù)存儲在片外的

25、EPROM或者計算機(jī)上，設(shè)計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場可編程。所以FPGA得到了更普遍的應(yīng)用。使用FPGA器件設(shè)計數(shù)字電路，不僅可以簡化設(shè)計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。它們無需花費(fèi)傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風(fēng)險，成為電子器件行業(yè)中發(fā)展最快的一族。下面介紹FPGA設(shè)計的開發(fā)流程。設(shè)計開始需利用EDA工具的文本或圖形編輯器將設(shè)計者的設(shè)計意圖用文本方式或圖形方式表達(dá)出來。完成設(shè)計描述后即可通過編譯器進(jìn)行排錯編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。在此，對于多數(shù)的EDA軟件來說，最初的設(shè)計究竟采用哪一種輸

26、入形式是可選的，也可混合使用。編譯形成標(biāo)準(zhǔn)VHDL文件后，在綜合前即可以對一所描述的內(nèi)容進(jìn)行功能仿真，又可稱為前仿真。即將源程序直接送到VHDL仿真器中仿真。功能仿真僅對設(shè)計描述的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計的要求，由于此時的仿真只是根據(jù)VHDL的語義進(jìn)行的，與具體電路沒有關(guān)系，仿真過程不涉及具體器件的硬件特性，如延遲特性。設(shè)計的第三步是綜合，將軟件(run jin)設(shè)計與硬件的可實(shí)現(xiàn)性掛鉤，這是軟件化為硬件電路的關(guān)鍵步驟。綜合后，可生成VHDL網(wǎng)表文件，利用網(wǎng)表文件進(jìn)行綜合后仿真。綜合后仿真雖然比功能仿真精確一些，但是只能估計門延時，而不能估計線延時，仿真結(jié)果與布線

27、后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確(zhnqu)。這種仿真的主要目的在于檢查綜合器的綜合結(jié)果是否與設(shè)計輸入一致。綜合通過(tnggu)后必須利用FPGA布局/布線適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，這個過程叫做實(shí)現(xiàn)過程。布局布線后應(yīng)進(jìn)行時序仿真。時序仿真中應(yīng)將布局布線后的時延文件反標(biāo)到設(shè)計中，使仿真既包含門時延，又包含線時延的信息。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給時延造成不同的影響，因此在設(shè)計處理安以后，對系統(tǒng)各個模塊進(jìn)行時序仿真，分析其時序關(guān)系，估計設(shè)計的性能，以及檢查和消除競爭冒險是非常有必要的。如果以上所有過程，包括編譯、綜合、布線/

28、適配和功能仿真、綜合后仿真、時序仿真都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計要求，就可以將適配器產(chǎn)生的配置/下載文件通過編譯器或下載電纜載入目標(biāo)芯片中。2.1.2硬件描述語言VHDL簡介硬件描述語言VHDL是一種用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。與傳統(tǒng)的門級描述方式相比，它更適合于大規(guī)模集成電路系統(tǒng)的設(shè)計。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非

29、常適用于可編程邏輯芯片的應(yīng)用設(shè)計。與其他的HDL相比，VHDL具有更強(qiáng)大的行為描述能力，從而決定了它稱為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。利用VHDL語言設(shè)計數(shù)字系統(tǒng)硬件電路，一般采用的是自頂向下的設(shè)計方法。自頂向下是指從系統(tǒng)總體要求出發(fā)，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗(yàn)證。然后利用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)級可以是FPGA電路或?qū)Ｓ眉呻娐贰Ｓ捎谠O(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這

30、一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的失誤，避免設(shè)計工作的浪費(fèi)，同時減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。與其他硬件(yn jin)描述語言相比，VHDL具有(jyu)以下特點(diǎn)：功能強(qiáng)大、設(shè)計(shj)靈活。VHDL具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機(jī)電路的設(shè)計，這是其他硬件描述語言雖不能比擬的。VHDL還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。支持廣泛、易于修改。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所

31、規(guī)范的硬件描述語言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用VHDL編寫的源代碼，因?yàn)閂HDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。強(qiáng)大的系統(tǒng)硬件描述能力。VHDL具有多層次的設(shè)計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。獨(dú)立于器件的設(shè)計、與工藝無

32、關(guān)。設(shè)計人員用VHDL進(jìn)行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進(jìn)行設(shè)計的優(yōu)化。當(dāng)設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。很強(qiáng)的移植能力。VHDL是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個設(shè)計描述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能。易于共享和復(fù)用。VHDL采用基于庫（Library）的設(shè)計方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進(jìn)行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計。（1）與其他(qt)的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，

33、從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯(lu j)行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。（2）VHDL豐富的仿真(fn zhn)語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗(yàn)設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。（3）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。（5）VH

34、DL對設(shè)計的描述具有相對獨(dú)立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計。2.2可編程片上系統(tǒng)技術(shù)自20世紀(jì)下半葉以來，微電子技術(shù)得到了迅速發(fā)展，集成電路設(shè)計和工藝技術(shù)水平有了很大的提高，單片集成度中每片已能包含上億個晶體管，從而使得將原先由許多IC組成的電子系統(tǒng)集成在一片單片硅片上成為可能，構(gòu)成所謂的片上系統(tǒng)或系統(tǒng)芯片。與普通的集成電路相比，系統(tǒng)芯片不再是一種功能單一的單元電路，而是將信號采集，處理和輸入輸出等完整的系統(tǒng)功能集成在一起，成為一個專用的電子系統(tǒng)芯片。而其設(shè)計思路也有別于普通IC。SOC把系統(tǒng)的處理機(jī)制，模型算法，芯片結(jié)構(gòu)，各層次電路及器

35、件的設(shè)計緊密結(jié)合，在一片或數(shù)片單片上完成整個復(fù)雜的系統(tǒng)。因此，當(dāng)今電子系統(tǒng)的設(shè)計已不僅僅是利用各種通用IC進(jìn)行PCB板級的設(shè)計和調(diào)試，而是轉(zhuǎn)向以大規(guī)模FPGA或ASIC為物理載體的系統(tǒng)芯片的設(shè)計，前者稱為SOPC，后者稱為SOC。SOPC的設(shè)計是以IP核為基礎(chǔ)的，以硬件描述語言為主要設(shè)計手段，借助以計算機(jī)為平臺的EDA工具進(jìn)行的。SOPC技術(shù)主要是指面向單片系統(tǒng)級的計算機(jī)技術(shù)，與傳統(tǒng)的專用集成電路設(shè)計相比，其特點(diǎn)主要有：（1）設(shè)計全程，包括電路系統(tǒng)描述，硬件設(shè)計，仿真測試，綜合，調(diào)試，系統(tǒng)軟件設(shè)計自至整個系統(tǒng)的完成，都由計算機(jī)進(jìn)行；（2）設(shè)計技術(shù)直接面向用戶，即專用集成電路的被動使用者同時也可

36、能是專用集成電路的主動設(shè)計者；（3）系統(tǒng)級專用(zhunyng)集成電路的實(shí)現(xiàn)有了更多的途徑，即除傳統(tǒng)的ASIC器件(qjin)外，還能通過大規(guī)模的FPGA等可編程器件(qjin)來實(shí)現(xiàn)。SOPC技術(shù)是美國Altera公司于2000年最早提出的，并同時推出了相應(yīng)的開發(fā)軟件Quartus。SOPC是基于FPGA解決方案的SOC，與ASIC的SOC解決方案相比，SOPC系統(tǒng)及其開發(fā)技術(shù)具有更多的特色，構(gòu)成SOPC的方案也有如下多種?；贔PGA嵌入IP硬核的SOPC系統(tǒng)即在FPGA中預(yù)先植入嵌入式系統(tǒng)處理器。目前最為常用的嵌入式系統(tǒng)大多采用了含有ARM的32位知識產(chǎn)權(quán)處理器核的器件。盡管由這些器件

37、構(gòu)成的嵌入式系統(tǒng)有很強(qiáng)的功能，但為了使系統(tǒng)更為靈活完備，功能更為強(qiáng)大，對更多任務(wù)的完成具有更好的適應(yīng)性，通常必須為此處理器配置許多接口器件才能構(gòu)成一個完整的應(yīng)用系統(tǒng)。如除常規(guī)的SRAM，DRAM,Flash外，還必須配置網(wǎng)絡(luò)通信接口，串行通信接口等。這樣會增加整個系統(tǒng)的體積和功耗，從而降低系統(tǒng)的可靠性。但是如果將ARM或其他知識產(chǎn)權(quán)核，以硬件方式植入FPGA中，利用FPGA中的可編程邏輯資源和IP軟核，直接利用FPGA中的邏輯宏單元來構(gòu)成該嵌入式系統(tǒng)處理器的接口功能模塊，就能很好的解決這些問題。對此，Altera公司和Xilinx公司都相繼推出了這方面的器件。如Altera的Excalibur

38、系列FPGA中就植入了ARM922T嵌入式系統(tǒng)處理器；Xilinx的Virtex- PRO系列中則植入了IBM PowerPC405處理器。這樣就能使得FPGA靈活的硬件設(shè)計和硬件實(shí)現(xiàn)更與處理器的強(qiáng)大軟件功能有機(jī)地相結(jié)合，高效的實(shí)現(xiàn)SOPC系統(tǒng)?；贔PGA嵌入IP軟核的SOPC系統(tǒng)將IP硬核直接植入FPGA的解決方案存在如下幾種不夠完美之處。由于硬核是預(yù)先植入的，設(shè)計者無法根據(jù)實(shí)際需要改變處理器的結(jié)構(gòu)，如總線規(guī)模，接口方式，乃至指令形式，更不可能將FPGA邏輯資源構(gòu)成的硬件模塊以指令的形式形成內(nèi)置嵌入式系統(tǒng)的硬件加速模塊，以適應(yīng)更多的電路功能要求。無法根據(jù)實(shí)際設(shè)計需求在同一FPGA中使用多個

39、處理器核。無法裁減處理器硬件資源以降低FPGA成本。只能在特定的FPGA中使用硬核嵌入式系統(tǒng)，如只能使用Excalibur系列FPGA中的ARM核，Virtex- Pro系列中的PowerPC核。由于此硬核多來自第三方公司，F(xiàn)PGA廠商通常無法直接控制其知識產(chǎn)權(quán)費(fèi)用，從而導(dǎo)致FPGA器件價格相對偏高。如果利用軟核嵌入式系統(tǒng)(xtng)處理器就能有效地克服解決上述不利因素。目前最有代表性的軟核嵌入式系統(tǒng)處理器分別是Altera的Nios和Nios核，及Xilinx的MicroBlaze核。特別(tbi)是前者，即Nios CPU系統(tǒng)(xtng)，使上述5方面的問題得到了很好的解決。Altera的

40、Nios核是用戶可隨意配置和構(gòu)建的32/16位總線指令集和數(shù)據(jù)通道的嵌入式系統(tǒng)微處理器IP核，采用Avalon總線結(jié)構(gòu)通信接口，帶有增強(qiáng)的內(nèi)存，調(diào)試和軟件功能：含有First Silicon Solutions 開發(fā)的基于JTAG的片內(nèi)設(shè)備內(nèi)核，OCI調(diào)試功能可根據(jù)FPGA JTAG端口上接受的指令，直接監(jiān)視和控制片內(nèi)處理器的上作情況。此外，基于Quartus平臺的用戶可編程的Nios核含有許多可配置的接口模塊核，包括：可配置告訴緩存模塊，可配置RS232通信口，SDRAM控制器，標(biāo)準(zhǔn)以太網(wǎng)協(xié)議接口，DMA，定時器，協(xié)處理器等。在植入FPGA前，用戶可根據(jù)設(shè)計要求，利用Quartus和SOPC

41、 Builder，對Nios及其外圍系統(tǒng)進(jìn)行構(gòu)建，使該嵌入式系統(tǒng)在硬件結(jié)構(gòu)，功能特點(diǎn)，資源占用等方面全面滿足用戶系統(tǒng)設(shè)計的要求。Nios核在同一FPGA中被植入的數(shù)量沒有限制，只要FPGA資源允許。此外，Nios可植入Altera FPGA的系列幾乎沒有限制。另外，在開發(fā)工具的完備性方面，對常用的嵌入式操作系統(tǒng)支持方面，Nios性能穩(wěn)定。由于是由Altera直接推出而非第三方產(chǎn)品，故用戶通常無需支付知識產(chǎn)權(quán)費(fèi)用。因此，選用的FPGA越便宜，則Nios的使用費(fèi)越便宜。特別值得一提的是，通過Matlab和DSPBuilder，或直接使用VHDL或VerilogHDL等硬件描述語言設(shè)計，用戶可以為N

42、ios嵌入式處理器設(shè)計各類加速，并以指令的形式加入Nios的指令系統(tǒng)，從而成為Nios系統(tǒng)的一個接口設(shè)備，與整個片內(nèi)嵌入式系統(tǒng)融為一體。2.3 Quartus 介紹Altera的Quartus開發(fā)平臺，它囊括了從設(shè)計輸入、綜合、布局布線、仿真、時序分析、下載驗(yàn)證等所有設(shè)計流程，是一個完整的開發(fā)平臺，能滿足多種設(shè)計的需要，是SOPC設(shè)計的綜合環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為AlteraDSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。Quartus設(shè)計工具完全支持VHDL，Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL，Verilog邏輯綜合器。Quartus與MATLAB和DSPBuilde

43、r結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實(shí)現(xiàn)SOPC系統(tǒng)開發(fā)。Quartus包括模塊化的編譯器。編譯器包括的功能模塊有分析綜合器、適配器、裝配器、時序分析器、設(shè)計輔助模塊、EDA網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。以通過選擇Start Compilation來運(yùn)行所有的編譯器模塊，或通過選擇Compiler Tool，在Compiler Tool窗口中運(yùn)行該模塊來啟動編譯器模塊。此外(cwi)，Quartus 還包含許多(xdu)十分有用的LPM模塊，他們是復(fù)雜或高級系統(tǒng)構(gòu)建(u jin)的重要組成部分，在SOPC設(shè)計中被

44、大量應(yīng)用，也可與Quartus普通文件一起使用。Altera提供的可參數(shù)化宏功能模塊和LPM函數(shù)均基于Altera器件的結(jié)構(gòu)作了優(yōu)化設(shè)計。在許多使用情況中，必須使用宏功能模塊才可以使用某些特定器件硬件功能，如DSP模塊，片上存儲器，PLL等。這可以通過Quartus中的MegaWizardPlug-in Manager來建立Altera宏功能模塊、LPM函數(shù)和IP函數(shù)，用于Quartus綜合工具中的設(shè)計。設(shè)計流程如圖2-1所示。設(shè)計編譯功能確認(rèn)延時確認(rèn)在線確認(rèn)設(shè)計修改設(shè)計輸入圖2-1 Quarius 設(shè)計流程設(shè)計描述器件編程生產(chǎn)3 FSK調(diào)制(tiozh)解調(diào)原理Acos（1t+n） 發(fā)送“1

45、”時Acos（2t+n） 發(fā)送“0”時3.1 二進(jìn)制頻移鍵控信號(xnho)的調(diào)制原理移頻鍵控，就是用數(shù)字信號去調(diào)制載波的頻率。是信息傳輸中使用(shyng)較早的一種調(diào)試方式，它的主要優(yōu)點(diǎn)是：實(shí)現(xiàn)起來較容易，抗噪聲與抗衰減的性能較好。在中低速數(shù)據(jù)傳輸中得到了廣泛的應(yīng)用。它是利用基帶數(shù)字信號離散取值特點(diǎn)去鍵控載波頻率以傳遞信息的一種數(shù)字調(diào)制技術(shù)。在2FSK中，載波的頻率(pnl)隨二進(jìn)制基帶信號在f1和f2兩個頻率點(diǎn)間變化。故其表達(dá)式為典型波形如下圖所示。由圖可見，2FSK信號的波形（a）可以分解為波形（b）和波形（c），也就是說，一個2FSK信號可以看成是兩個不同載頻的2ASK信號的疊加。因

46、此，2FSK信號的時域表達(dá)式又可寫成 概率為P0 概率為1-P式中：g（t）為單個矩形脈沖，脈寬為Ts； 概率為1-P0 概率為P 是 的反碼，于是n和n分別是第n個信號碼元的初始相位。在頻移鍵控中，n和n不攜帶信息，通?？闪頽和n為零。因此，2FSK信號的表達(dá)式可簡化為其中ttt（a）2FSK信號（b）S1（t）cos1t（c）S2（t）cos2t圖3-1 2FSK信號的時間波形2FSK信號的產(chǎn)生方法主要有兩種。一種可以采用模擬調(diào)頻電路來實(shí)現(xiàn)；另一種可以采用鍵控法來實(shí)現(xiàn)，即在二進(jìn)制基帶矩形脈沖序列的控制下通過開關(guān)電路對兩個不同的獨(dú)立頻率(pnl)源進(jìn)行選通，使其在每一個碼元Ts期間(qjin

47、)輸出f1或f2兩個載波之一，如下(rxi)圖所示。這兩種方法產(chǎn)生2FSK信號的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號在相鄰碼元之間的相位是連續(xù)變化的。而鍵控法產(chǎn)生的2FSK信號，是由電子開關(guān)在兩個獨(dú)立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)?；鶐盘杄2FSK（t）振蕩器1 f1選通開關(guān)反向器振蕩器2 f2選通開關(guān)相加器圖3-2 鍵控法產(chǎn)生2FSK信號原理圖3.2 二進(jìn)制頻移鍵控信號(xnho)的解調(diào)原理2FSK信號的常用解調(diào)方法是采用(ciyng)如下圖所示的非相干解調(diào)和相干解調(diào)。其解調(diào)原理是將2FSK信號分解(fnji)為上下兩路2ASK信號分別進(jìn)行解調(diào)，然后進(jìn)行判決。這里的抽

48、樣判決是直接比較兩路信號抽樣值的大小，可以不專門設(shè)置門限。判決規(guī)則應(yīng)與調(diào)制規(guī)則相呼應(yīng)，調(diào)制時若規(guī)定“1”符號時對應(yīng)載波頻率f1，則接收時上支路的樣值較大，應(yīng)判為“1”；反之則判為“0”。e2FSK（t）帶通濾波器1包絡(luò)檢波器帶通濾波器2包絡(luò)檢波器抽樣判決器輸出定時脈沖e2FSK（t）（a）非相干解調(diào)帶通濾波器1相乘器低通濾波器抽樣判決器輸出定時脈沖cos1t帶通濾波器2相乘器低通濾波器（b）相干解調(diào)圖3-3 2FSK信號解調(diào)原理圖cos2t除此之外，2FSK信號還有其他解調(diào)方法，比如鑒頻法、差分檢測法、過零檢測法等。過零檢測的原理基于2FSK信號的過零點(diǎn)數(shù)隨不同頻率而異，通過檢測過零點(diǎn)數(shù)目的多

49、少，從而區(qū)分兩個不同頻率的信號碼元。2FSK信號經(jīng)限幅、微分、整流后形成與頻率變化相對應(yīng)的尖脈沖序列，這些尖脈沖序列的密集程度反映了信號的頻率高低，尖脈沖的個數(shù)就是信號過零點(diǎn)數(shù)。把這些尖脈沖變換成較寬的矩形脈沖，以增大其直流分量，該直流分量的大小和信號頻率的高低成正比。然后經(jīng)低通濾波器取出此直流分量，這樣就完成了頻率幅度變換，從而根據(jù)直流分量幅度上的區(qū)別還原出數(shù)字信號“1”和“0”。3.3 載波(zib)信號發(fā)生器原理對于通信上的應(yīng)用，往往需要正弦(zhngxin)信號，以便作為調(diào)制解調(diào)器的載波。直接數(shù)字合成器憑借其相對帶寬、轉(zhuǎn)換時間短、分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號，近年來得到普

50、遍應(yīng)用。在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計中，尤其在通信領(lǐng)域，直接數(shù)字頻率合成器的應(yīng)用越來越廣泛(gungfn)。在數(shù)字化的調(diào)制解調(diào)模塊中，DDS被大量應(yīng)用。下面首先介紹DDS，然后介紹由DDS構(gòu)成的正弦信號發(fā)生器，以此來輸出調(diào)制解調(diào)器中的載波。DDS技術(shù)是一種把數(shù)字量形成的信號通過DAC轉(zhuǎn)換成模擬量形成的信號的合成技術(shù)。目前使用最廣泛的一種DDS方式是利用高速存儲器作查詢表，然后通過高速DAC平滑產(chǎn)生正弦波，正弦輸出的DDS原理框圖如圖所示。圖中系統(tǒng)時鐘由高穩(wěn)定度的晶振提供，它應(yīng)用于DDS中各器件的同步。DDS工作時，頻率控制字K在每個時鐘周期內(nèi)與相位累加器累加一次，得到的相位值在每個時鐘周期

51、內(nèi)以二進(jìn)制碼的形式去尋址正弦查詢表ROM，將相位信息轉(zhuǎn)變成它相應(yīng)的數(shù)字化正弦幅度值，ROM輸出的數(shù)字化波形序列再經(jīng)DAC得到模擬輸出，DAC輸出的階梯波再通過低通濾波器平滑后得到一個純凈的正弦信號。當(dāng)DDS中的相位累加器計數(shù)大于2N時，累加器自動溢出最高位，保留后面的N比特數(shù)字于累加器中。整個DDS系統(tǒng)輸出一個正弦波。由取樣定理，所產(chǎn)生的信號頻率不能超過時鐘頻率的一半，在實(shí)際運(yùn)用中，為了保證信號的輸出質(zhì)量，輸出頻率不要高于時鐘頻率的33%，以避免混疊或諧波落入有用輸出頻帶內(nèi)。下圖中，相位累加器輸出位并不全部加到查詢表，而要截斷。相位截斷減小了查詢表長度，但并不影響頻率分辨率，對最終輸出僅增加一

52、個很小的相位噪聲。DAC分辨率一般比查詢表長度小2-4位。相位累加器正弦查詢表ROM數(shù)模轉(zhuǎn)換DAC低通濾波器圖3-4 DDS原理框圖工作過程為：將存于數(shù)表中的數(shù)字波形，經(jīng)數(shù)模轉(zhuǎn)換器D/A，形成模擬量波形。兩種方法可以改變輸出信號的頻率：改變查表尋址的時鐘CLK的頻率，可以改變輸出波形的頻率。改變尋址的步長來改變輸出(shch)信號的頻率，DDS即采用此法。步長即為對數(shù)字波形(b xn)查表的相位增量，由累加器對相位增量進(jìn)行累加，累加器的值作為查表地址。D/A輸出的階梯形波形，經(jīng)低通濾波，成為質(zhì)量(zhling)符合要求的模擬波形。通常用頻率增量來表示頻率合成器的分斌率，DDS的最小分辨率為K=

53、1時，最高的合成頻率受奈奎斯特抽樣定理的限制。下面分別介紹相位累加器、正弦查詢表ROM、D/A轉(zhuǎn)換器、低通濾波器。相位累加器相位累加器是由N位加法器和N位寄存器級聯(lián)構(gòu)成，是DDS最基本的組成部分。每來一個時鐘脈沖，加法器將頻率控制字與寄存器輸出的相位累加數(shù)據(jù)相加，然后把相加的結(jié)果送至寄存器的數(shù)據(jù)輸入端。寄存器將加法器在上一個時鐘作用后所產(chǎn)生的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘作用下繼續(xù)與頻率控制字進(jìn)行相加。這樣相位累加器在時鐘作用下進(jìn)行累加。當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，完成一個周期性動作。正弦查詢表ROM 用相位累加器輸出的數(shù)據(jù)作為波形存儲器的取樣地址，進(jìn)行波形的相

54、位幅值的轉(zhuǎn)換，即可以在給定的時間上確定的輸出的波形的抽樣幅值。N位尋址地址ROM相當(dāng)于把0-2的正弦信號離散成具有2N個樣值的序列，若波形ROM有D位數(shù)據(jù)位，則2N個樣值的幅值以D位二進(jìn)制數(shù)值固化在ROM中，按照地址的不同可以輸出相應(yīng)相位的正弦信號的幅值。D/A轉(zhuǎn)換器D/A轉(zhuǎn)換器的作用是把合成的正弦數(shù)字量轉(zhuǎn)換成模擬量。正弦幅度量化序列S（n）經(jīng)過D/A轉(zhuǎn)換后變?yōu)榘j(luò)為正弦波的階梯波S（t）。需要注意的是，頻率合成器對D/A轉(zhuǎn)換器的分辨率有一定的要求，D/A轉(zhuǎn)換器的分辨率越高，合成正弦波S(t)臺階數(shù)就越多，輸出的波形精確度就越高。低通濾波器對D/A轉(zhuǎn)換器輸出的階梯波S（t）進(jìn)行頻譜分析可知，S

55、（t）中除了主頻fo外，還存在fc，2fc兩邊2fo處的非諧波分量，幅值包絡(luò)為辛格函數(shù)。因此為了取出主頻fo，必須在D/A轉(zhuǎn)換器的輸出端接截至頻率為fc/2的低通濾波器。DDS在相對帶寬、頻率轉(zhuǎn)換時間、高分頭放力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。一個基本的DDS結(jié)構(gòu)，主要由相位(xingwi)累加器、相位調(diào)制器、正弦ROM查找表和D/A構(gòu)成。相位累加器、相位調(diào)制器、正弦ROM查找表是DDS結(jié)構(gòu)中的數(shù)字部分，由于具有數(shù)控頻率合成的功能，又合稱為NCO。4 調(diào)制解調(diào)器系統(tǒng)(xtng)的實(shí)現(xiàn)4.1 系統(tǒng)(x

56、tng)整體分析主系統(tǒng)包括(boku)調(diào)制、解調(diào)單元，載波信號發(fā)生單元。主系統(tǒng)框圖如圖4-1所示：FPGA調(diào)制DDS解調(diào)圖4-1 主系統(tǒng)框圖上圖給出了系統(tǒng)(xtng)的基本結(jié)構(gòu)。外部需要A/D轉(zhuǎn)換器將接收到的已調(diào)制模擬信息轉(zhuǎn)為數(shù)字信息發(fā)送到解調(diào)單元，D/A轉(zhuǎn)換器將要調(diào)制單元發(fā)出的數(shù)字信息變成模擬信息，DDS直接頻率合成器提供載波信號。本設(shè)計A/D,D/A等外圍電路不做詳細(xì)研究。整個設(shè)計流程，包括從系統(tǒng)描述直至硬件實(shí)現(xiàn)，可以在一個完整的設(shè)計環(huán)境中完成，同時構(gòu)成一個自頂向下典型的流程。設(shè)計流程從利用MATLAB建立電路模型開始，可以方便地利用Simulink與DSPBuilder中提供的豐富的功能

57、塊進(jìn)行設(shè)計。電路模型設(shè)計完成后，可以進(jìn)行系統(tǒng)級的模型仿真，屬于系統(tǒng)功能仿真，與目標(biāo)器件和硬件系統(tǒng)沒有關(guān)系，是基于算法的仿真。接下去是利用DSPBuilder的Signal Compiler將電路模型文件即Simulink模塊文件轉(zhuǎn)換成RTL級的VHDL代碼表述和TCL腳本。然后在Simulink中即可調(diào)用VHDL綜合器Quartus生成底層網(wǎng)表文件。下一步是調(diào)用Quartus中的編譯器生成編程文件和仿真文件，即生成POF和SOF FPGA 配置文件，可用于對目標(biāo)器件的編程配置和硬件實(shí)現(xiàn)；同時生成可分別用于Quartus 將項(xiàng)目編譯生成的編程文件下載到ALTERA公司的cyelone系列的FPG

58、A芯片中，完成器件編程。設(shè)計(shj)的調(diào)制解調(diào)器時鐘為6MHz，最大通信(tng xn)速率為28Kbps，載波頻率(pnl)：中心頻率29.225KHz，帶寬2.5KHz，“0”信號31.25KHz，“1”信號28.84KHz。為完成FSK調(diào)制解調(diào)器的發(fā)送與接收，F(xiàn)PGA芯片應(yīng)完成的邏輯功能框圖如下圖所示。圖中上半部分為調(diào)制電路邏輯框圖，下半部分為解調(diào)電路邏輯框圖；其中粗方框中的電路是FPGA芯片之外的部分；隔離部分用于阻抗變換及抗干擾，有源帶通濾波器及放大電路用LATTICE公司的最新在系統(tǒng)可便成模擬器件ispPAC10實(shí)現(xiàn)，ispPAC10無需外接阻容元件，同時也可以在系統(tǒng)調(diào)整有關(guān)參數(shù)

59、。Q1Q3Synp1正弦波0、1四位可預(yù)置二進(jìn)制減計數(shù)器TXD正弦波合成器放大器隔離TE系統(tǒng)時鐘6MHz調(diào)制解調(diào)隔離正弦波有源帶通濾波、放大整形同步脈沖發(fā)生器synp2計數(shù)器0、1判別鎖存電路RXDQ0Q24-2 邏輯功能框圖4.2 調(diào)制部分4.2.1 四位可預(yù)置二進(jìn)制減計數(shù)器四位予置數(shù)據(jù)輸入端D3D2D1D0中，D3D2D1固定接為“110”，D0接要發(fā)送的數(shù)據(jù)，當(dāng)D0為“0”時，實(shí)現(xiàn)對系統(tǒng)時鐘的12分頻（1100），當(dāng)D0為“1”時實(shí)現(xiàn)對系統(tǒng)時鐘的13分頻（1101）。計數(shù)器回零時從借位輸出端B0回送置數(shù)輸入端Load，重新開始計數(shù)，分頻信號送往正弦波合成器。VHDL 描述(mio sh)

60、為：LIBRARYIEEEUSE IEEE. STD - LOGIC - 1164.ALLENTITYcnt4 ISPORT(cr ,load ,clk : IN std - logic) ;din : IN std - logic - vector (3downto 0) ;bo : OUT std - logic ;count :OUT std- logic- vector (3 downto 0) ;END cnt4 ;ARCHITECTURE ycnt4 OF cnt4 ISBEGINPROCESS(clk ,cr)IF cr =1THENCount bo =0) ;ELSIF clk