數(shù)字集成電路低功耗分析

1、數(shù)字集成電路低功耗分析摘要：電子產(chǎn)品功耗的大小不僅限制了便攜設(shè)備電池使用時(shí)間,也在一定程度上影響著設(shè)備性能。研究如何降低功耗己經(jīng)成為所有IC設(shè)計(jì)者必須考慮的重要問題，對(duì)功耗的優(yōu)化也是目前每個(gè)IC設(shè)計(jì)企業(yè)的必要環(huán)節(jié)。本文主要對(duì)數(shù)字集成電路功耗的優(yōu)化方法進(jìn)行了分析，分別從工藝級(jí)、電路級(jí)、版圖級(jí)、門級(jí)、寄存器級(jí)、算法級(jí)和系統(tǒng)級(jí)分析了低功耗的優(yōu)化方法。關(guān)鍵詞：低功耗；集成電路；優(yōu)化引言： 隨著移動(dòng)設(shè)備快速大量的增加和芯片處理速度的提高，芯片的功耗己成為集成電路設(shè)計(jì)者必須考慮的重要問題，于此同時(shí)對(duì)芯片的整體性能評(píng)估己經(jīng)由原來的面積和速度變成了面積、時(shí)序、可測(cè)性和功耗的綜合考慮，而且功耗所占的比重越來越大

2、。低功耗技術(shù)的研究背景：集成電路是一個(gè)二十世紀(jì)發(fā)展起來的高技術(shù)產(chǎn)業(yè)，也是二十一世紀(jì)世界進(jìn)入信息化社會(huì)的前提和基礎(chǔ)。在1958年德克薩斯儀器公司生產(chǎn)出第一塊集成電路，集成電路產(chǎn)業(yè)就一直保持著快速的發(fā)展速度，處在數(shù)字化和信息化時(shí)代的今天，數(shù)字集成電路的應(yīng)用和改進(jìn)顯得尤為重要，從電子管到晶體管再到中小規(guī)模集成電路和超大規(guī)模集成電路，到現(xiàn)在市場(chǎng)上主流的專用集成電路(ASIC)，以及現(xiàn)處于快速發(fā)展的系統(tǒng)級(jí)芯片，數(shù)字集成電路始終朝著速度更快，集成度更高，規(guī)模更大的方向不斷發(fā)展。從目前狀況來看，數(shù)字集成電路基本上仍然遵循摩爾定律來發(fā)展集成度幾乎每18個(gè)月增長(zhǎng)一倍。但是隨著芯片規(guī)模的不斷擴(kuò)大，功耗問題變得越來

3、越突出，并且成為制約數(shù)字集成電路發(fā)展的重要因素。長(zhǎng)期以來，面積最小化和處理的高速度是數(shù)字集成電路設(shè)計(jì)中最主要的問題?，F(xiàn)在，因?yàn)樾碌腎C技術(shù)工藝的使用和集成度越來越高，降低芯片功耗逐漸成為了非常重要的一個(gè)因素。在亞微米和深亞微米的技術(shù)中，由于能量消耗而產(chǎn)生的余熱使電路中的某些功能受到了不同程度的影響。功耗的增加意味著電遷移率的增加。當(dāng)芯片溫度上達(dá)到一定的程度時(shí)，電路就無法正常工作，因此復(fù)雜系統(tǒng)的性能就會(huì)被嚴(yán)重的影響到，并且整個(gè)系統(tǒng)的可靠性將會(huì)降低，尤其對(duì)于要求具有長(zhǎng)生命周期和高可靠性的電子產(chǎn)品來說，降低功耗是必然的選擇。從產(chǎn)品市場(chǎng)需求來看，近年來依靠電池供電的數(shù)碼產(chǎn)品的大量使用如便攜電腦、移動(dòng)通

4、訊工具等，這些產(chǎn)品的功耗嚴(yán)重影響著用戶的使用體驗(yàn)，為了使產(chǎn)品具有更長(zhǎng)的使用時(shí)間，迫切需要降低產(chǎn)品功耗。目前，功耗的優(yōu)化方法有很多種，也越來越具有針對(duì)性，但大體思路都是通過降低工作電壓和工作頻率、減少計(jì)算量等方法來實(shí)數(shù)字集成電路的功耗優(yōu)化。數(shù)字集成電路低功耗優(yōu)化的下一個(gè)研究方向是結(jié)合多個(gè)層次的功耗分析與優(yōu)化方法。數(shù)字集成電路低功耗優(yōu)化方法：低功耗設(shè)計(jì)技術(shù)大致可以分為兩類：動(dòng)態(tài)技術(shù)和靜態(tài)技術(shù)。靜態(tài)技術(shù)是指從系統(tǒng)構(gòu)造、工作原理方面入手，降低系統(tǒng)功耗,如選用低功耗器件，采用異步電路體系設(shè)計(jì)等。而動(dòng)態(tài)技術(shù)則是通過改變系統(tǒng)的運(yùn)行行為來達(dá)到降低系統(tǒng)功耗的目的，如在系統(tǒng)工作過程中，根據(jù)運(yùn)行狀況將器件從工作狀態(tài)

5、轉(zhuǎn)入睡眠狀態(tài)。功耗主要取決于四個(gè)因素:工作電壓、負(fù)載電容、開關(guān)活動(dòng)性和工作頻率。因此，數(shù)字集成電路的低功耗優(yōu)化設(shè)計(jì)要綜合考慮這四個(gè)方面來找到最佳的優(yōu)化方法。(1) 工藝級(jí)低功耗優(yōu)化技術(shù)：封裝技術(shù)對(duì)芯片的功耗有著巨大的影響，芯片級(jí)的輸入輸出功耗大約占到整個(gè)系統(tǒng)功耗的1/4到1/2，所以，在具有多個(gè)芯片的系統(tǒng)中，優(yōu)先考慮的減少工輸入輸出的功耗。通常芯片之間的接口單元占了大部分的功耗，造成這種現(xiàn)象的原因是片間接口的電容大小在pF數(shù)量級(jí)上，而片上的電容僅僅是在fF數(shù)量級(jí)上。對(duì)于傳統(tǒng)的封裝技術(shù)，Bakogl認(rèn)為每個(gè)被封裝管腳的電容大約是13一14pF。由于動(dòng)態(tài)功耗和電容之間成線性關(guān)系，所以芯片間的輸入輸

6、出接口的電容功耗可以占到整個(gè)芯片組功耗的25%到50%之間。對(duì)于具有多個(gè)芯片的系統(tǒng)來說，減小輸入輸出電容對(duì)于降低系統(tǒng)的功耗具有積極的意義。多芯片封裝(MCM)技術(shù)相對(duì)于印制電路版(PCB)技術(shù)可以大量地減少芯片之間通訊功耗。在MCM多芯片封裝中,所有的芯片被封裝在一個(gè)基板上面，此時(shí)，芯片間的輸入輸出接口電容可以達(dá)到片內(nèi)輸入輸出接口電容的數(shù)量，從而降低了芯片間的功耗。采用MCM封裝還可以減小片間連接線長(zhǎng)度和電容大小，使延時(shí)減小，提高了電路性能，可以為降低電壓低功耗做準(zhǔn)備。此外，和其它封裝方式相比較，MCM封裝可以大大提高系統(tǒng)的集成度。在深亞微米工藝中，8”x10”MCM可以封裝10億個(gè)管子，不僅

7、節(jié)省了面積，而且可以換取功耗，為功耗的設(shè)計(jì)提供靈活性。(2) 電路級(jí)低功耗優(yōu)化技術(shù)： 動(dòng)態(tài)邏輯在電路在具體實(shí)現(xiàn)的過程中，CMOS工藝提供了很多種的邏輯結(jié)構(gòu)，比如全互補(bǔ)型靜態(tài)CMOS邏輯結(jié)構(gòu)、偽NMOS邏輯結(jié)構(gòu)、動(dòng)態(tài)CMOS邏輯結(jié)構(gòu)、時(shí)鐘CMOS邏輯結(jié)構(gòu)、多米諾邏輯結(jié)構(gòu)等。動(dòng)態(tài)CMOS邏輯門的基本結(jié)構(gòu)如圖1所示，脈沖控制著整個(gè)邏輯門電路的動(dòng)態(tài)工作，中間是由N型管組成的邏輯門電路，上端為輸出Z，并經(jīng)過P型管（預(yù)充電管）接正向電源Vdd，下端經(jīng)N型管（賦值管）接負(fù)向電源Vss 。動(dòng)態(tài)邏輯在降低優(yōu)化功耗方面有很多優(yōu)點(diǎn)。第一，采用動(dòng)態(tài)邏輯可以大大減少器件的個(gè)數(shù)，邏輯的實(shí)現(xiàn)僅由NMOS網(wǎng)絡(luò)來完成，PMOS

8、網(wǎng)絡(luò)僅用來作為預(yù)充電器件，器件個(gè)數(shù)的減少從而減小負(fù)載電容，所以功耗降低。第二，動(dòng)態(tài)邏輯中PMOS器件層疊個(gè)數(shù)較少，所以電路可以在低電壓的條件下正常工作，從而降低功耗。第三，動(dòng)態(tài)邏輯可以避免短路功耗。第四，動(dòng)態(tài)邏輯可以在輸出節(jié)點(diǎn)上確保每個(gè)時(shí)鐘周期內(nèi)電平的翻轉(zhuǎn)幅度，不會(huì)產(chǎn)生偽跳變，進(jìn)而降低了功耗。第五，動(dòng)態(tài)邏輯電路可以大量減少由于競(jìng)爭(zhēng)冒險(xiǎn)而產(chǎn)生的毛刺現(xiàn)象，也可以降低節(jié)點(diǎn)的寄生電容和消除短路電流，從而降低功耗。動(dòng)態(tài)邏輯的不足之處在于預(yù)充電管需要時(shí)鐘驅(qū)動(dòng)，這加重了時(shí)鐘的負(fù)擔(dān)VddZN邏輯Vss圖1 動(dòng)態(tài)CMOS電路(3) 版圖級(jí)低功耗優(yōu)化技術(shù)：版圖優(yōu)化必須同時(shí)優(yōu)化器件和器件之間的互連。深亞微米技術(shù)的廣

9、泛應(yīng)用，使互連線產(chǎn)生的功耗成為了整個(gè)電路功耗的主要部分，過去的布局連線線只考慮面積和時(shí)延著兩個(gè)因素?，F(xiàn)在布局布線要考慮來自設(shè)計(jì)前端的信號(hào)信息，來實(shí)現(xiàn)功耗的優(yōu)化。對(duì)具有較高活動(dòng)性的信號(hào)選擇上層金屬布線是版圖設(shè)計(jì)中最簡(jiǎn)單的低功耗處理方法。基板和上層金屬用一層二氧化硅來隔開，布線的物理電容會(huì)隨著氧化層的厚度的增加而減小，因此把活動(dòng)性高的信號(hào)線布在較上層可以降低功耗，但應(yīng)該注意到較上層布線需要較多的通孔，而通孔會(huì)增加電容。此外，應(yīng)使高活動(dòng)性信號(hào)的布線具有較低的電容。在處理復(fù)雜設(shè)計(jì)時(shí)，通常會(huì)將電路分成較小的電路塊逐一優(yōu)化。由于塊內(nèi)互連線比塊間互連線短，電容也較小，因此在網(wǎng)表劃分時(shí)要考慮信號(hào)的活性，要使低

10、活性的互連線處在邊界上。布局、布線的問題可使用面積優(yōu)化和延遲的方法，但在進(jìn)行功耗優(yōu)化時(shí)，必須用信號(hào)的活動(dòng)性對(duì)電路互連線加權(quán)，盡量使高活動(dòng)性的互連線處于塊內(nèi)。在深亞微米設(shè)計(jì)時(shí)，因?yàn)榕汉想娙菡紦?jù)著大部分總的互連電容和功耗，因此在布線時(shí)，引線的間距也應(yīng)要根據(jù)信號(hào)的活動(dòng)性進(jìn)行調(diào)整。同理，引線的線寬也要根據(jù)信號(hào)活動(dòng)性、延遲限制和互連電容權(quán)衡考慮。(4) 門級(jí)低功耗設(shè)計(jì):目前采用的門級(jí)低功耗優(yōu)化方法主要有門尺寸優(yōu)化和門級(jí)多閾值電壓技術(shù)（Gate-level Multi-Vthimplementation）。其中，門尺寸優(yōu)化的基本思想是通過減小器件的尺寸來獲得低功耗，但這樣做通常會(huì)影響電路的性能。作為改進(jìn)，

11、可以將非關(guān)鍵路徑的門縮小尺寸以減小面積和功耗，因此門尺寸優(yōu)化問題可以轉(zhuǎn)化為滿足給定延遲約束條件下的功耗極小化問題。門級(jí)多閾值電壓技術(shù)主要用來降低漏電流功耗，隨著芯片集成度的提高，電源電壓不斷降低，多閾值電壓邏輯電路在低功耗設(shè)計(jì)中發(fā)揮著越來越重要的作用，它一方面降低了內(nèi)部工作電壓的邏輯擺幅，使功耗降低；另一方面有效地控制了漏電流的增加，克服了以往由于因工作電壓減少、閾值電壓降低而導(dǎo)致的漏電流的增加。(5) 寄存器傳輸級(jí)低功耗設(shè)計(jì)：寄存器傳輸級(jí)（RTL）低功耗技術(shù)主要通過減少寄存器不希望的跳變(glitch-Spurious switch)來降低功耗。這種跳變雖然對(duì)電路的邏輯功能沒有負(fù)面的影響，但

12、會(huì)導(dǎo)致跳變因子的增加，從而導(dǎo)致功耗的增加。減少glitch的方法主要是消除其產(chǎn)生的條件，如用時(shí)鐘信號(hào)同步、結(jié)構(gòu)重構(gòu)以及時(shí)鐘門控（Clock Gating）等。在電路中插入由時(shí)鐘信號(hào)控制的寄存器將待傳遞的信號(hào)同步，可以將寄存器前面的glitch阻隔在寄存器外，避免其層層傳遞累積，非門控結(jié)構(gòu)電路與帶門控結(jié)構(gòu)的電路如圖2(a)、(b)所示。圖2（b）帶門控結(jié)構(gòu)電路圖2（a）非門控結(jié)構(gòu)電路(6) 算法級(jí)低功耗設(shè)計(jì)算法級(jí)功耗的度量有輸入輸出操作數(shù)、操作數(shù)、基本內(nèi)存訪問次數(shù)等。為了降低功耗需要減少這些操作的次數(shù)，通過去除不必要的操作來減少操作數(shù)。算法級(jí)降低功耗的方法可分兩類：一類是加速變換，可以通過提高硬

13、件處理速度來降低電源電壓；另一類通過算法變換降低實(shí)現(xiàn)電路的有效電容。加速變換的基本思路是減少控制步的數(shù)目，在保持吞吐率不變的條件下,使用慢的控制時(shí)鐘。如圖3(a)所示一階IIR濾波器的控制數(shù)據(jù)流圖（CDFG）,假設(shè)每個(gè)操作占用一個(gè)控制步，其關(guān)鍵路徑長(zhǎng)為2。因?yàn)榻Y(jié)構(gòu)簡(jiǎn)單，不能使用各種變換。先將它展開得到圖3(b)所示的CDFG，變換它可能減少整個(gè)算法的關(guān)鍵路徑長(zhǎng)度，輸出值可以表示為： YN1=XN1+A*YN2YN=XN+A*XN1+A*YN2利用分布性（distributivity）和常數(shù)傳遞（constant propagation）（A*A=A2)技術(shù)將圖3(b)所示的展開結(jié)構(gòu)再變換成圖3

14、(c)。圖示的關(guān)鍵路徑已經(jīng)是3，使用流水化技術(shù)，再將圖3(c)的結(jié)構(gòu)變?yōu)閳D3(d)。這樣，整個(gè)系統(tǒng)在性能不變的條件下，關(guān)鍵路徑仍為 2，但并行采樣，可以允許以原來一半的速度工作，使用較低的電壓。當(dāng)然，變換同時(shí)也使電路的有效電容增加，這一點(diǎn)是需要權(quán)衡的。圖3 （b）圖3 （a）圖3 （d）圖3 （c）算法級(jí)的設(shè)計(jì)方法主要是對(duì)硬件資源的合理利用，以及針對(duì)所要實(shí)現(xiàn)的功能優(yōu)化數(shù)據(jù)信號(hào)的編碼風(fēng)格。在進(jìn)行算法設(shè)計(jì)時(shí)，可以通過因式分解、提公因式等數(shù)學(xué)方法，找出復(fù)用率較高的子函數(shù)，將其單獨(dú)實(shí)現(xiàn)成子電路供其他模塊調(diào)用，以節(jié)約硬件資源，減少電路的物理電容。另外，降低開關(guān)活動(dòng)因子是降低功耗的一個(gè)有效方法，尤其對(duì)結(jié)點(diǎn)

15、電容大的信號(hào)線更是如此，比如總線?，F(xiàn)在的大型芯片中總線的數(shù)據(jù)線和地址線一般都比較多、比較長(zhǎng)，每條線都需要驅(qū)動(dòng)大負(fù)載，通常占總功耗的1520%，有的甚至達(dá)70%以上。我們可以采用合適的編碼方式來降低開關(guān)活動(dòng)頻率，如格雷碼。它是通過對(duì)二進(jìn)制數(shù)編碼，實(shí)現(xiàn)連續(xù)的兩個(gè)二進(jìn)制數(shù)之間只有一位不同，這樣總線在傳輸連續(xù)變化的數(shù)據(jù)時(shí)，在總線上只有一位發(fā)生變化，總線的翻轉(zhuǎn)活動(dòng)大大減小，從而降低功耗。(7) 系統(tǒng)級(jí)低功耗設(shè)計(jì)降低功耗在設(shè)計(jì)流程中進(jìn)行的越早越好，這樣可以有效地降低功耗預(yù)算，避免重新設(shè)計(jì)帶來的成本浪費(fèi)。動(dòng)態(tài)電源管理就是系統(tǒng)級(jí)的一種降低功耗技術(shù)動(dòng)態(tài)電源管理是這樣實(shí)現(xiàn)的:整個(gè)系統(tǒng)的動(dòng)作狀態(tài)時(shí)刻被監(jiān)控,如果系統(tǒng)

16、中某些模塊空閑或做無效計(jì)算時(shí),即自動(dòng)關(guān)閉,進(jìn)入低功耗(休眠)狀態(tài)。典型的實(shí)現(xiàn)方式有門控時(shí)鐘技術(shù)，它通過控制通向各模塊時(shí)鐘是否有效來實(shí)現(xiàn)工作狀態(tài)轉(zhuǎn)換,降低不必要的功耗。這種控制對(duì)需長(zhǎng)時(shí)間休眠模塊節(jié)省功耗十分有效。結(jié)語： 電子產(chǎn)品的工作壽命越來越受到重視,設(shè)計(jì)者在實(shí)現(xiàn)電路功能的同時(shí)還要考慮到降低電路功耗問題。功耗優(yōu)化貫穿于設(shè)計(jì)的各階段,有些降低功耗措施與電路性能存在折中,設(shè)計(jì)時(shí)須針對(duì)特定項(xiàng)目在面積、速度和功耗間進(jìn)行權(quán)衡,以使電路各性能指標(biāo)達(dá)到最佳。參考文獻(xiàn)：1 洪先龍，劉偉平，邊計(jì)年. 超大規(guī)模集成電路計(jì)算機(jī)輔助設(shè)計(jì)與模擬，北京：國防工業(yè)出版社. 1998.2 陳廷槐，數(shù)字系統(tǒng)的測(cè)試與冗錯(cuò)，南京：東南大學(xué)出版社. 1990.3 李忠誠，測(cè)試產(chǎn)生算法研究及其實(shí)現(xiàn)，中科院計(jì)算所博士論文. 1991.4 陳海波，電路設(shè)計(jì)中實(shí)現(xiàn)低功耗途徑的探討J.太原師范學(xué)院學(xué)報(bào)(自然科學(xué)版),2003,(6)5 陳春鴻，CMOS集成電路的功耗分析及低功耗設(shè)計(jì)技術(shù)J.浙江工業(yè)大學(xué)學(xué)報(bào),1998,(