現(xiàn)代CMOS工藝基本流程第九章工藝集成藝基本流程

1、1現(xiàn)代CMOS工藝基本流程第九章 工藝集成藝基本流程2知識(shí)回顧半導(dǎo)體襯底摻雜氧化光刻技術(shù)刻蝕技術(shù)薄膜技術(shù)3工藝集成集成電路的工藝集成： 運(yùn)用各類單項(xiàng)工藝技術(shù)（外延、氧化、氣相沉積、光刻、擴(kuò)散、離子注入、刻蝕以及金屬化等工藝）形成電路結(jié)構(gòu)的制造過(guò)程。 薄膜形成光刻摻雜、刻蝕4工藝集成形成薄膜：化學(xué)反應(yīng)，PVD，CVD，旋涂，電鍍；光刻：實(shí)現(xiàn)圖形的過(guò)渡轉(zhuǎn)移；改變薄膜：注入，擴(kuò)散，退火；刻蝕：最后圖形的轉(zhuǎn)移；器件的制備：各種工藝的集成 MOS，CMOS，工藝目的：5工藝的選擇工藝條件：溫度, 壓強(qiáng), 時(shí)間, 功率, 劑量,氣體流量, 工藝參數(shù)：厚度, 介電常數(shù), 應(yīng)力, 濃度, 速度,器件參數(shù)：閾值

2、電壓, 擊穿電壓, 漏電流, 增益,6一、集成電路中器件的隔離由于MOSFET的源、漏與襯底的導(dǎo)電類型不同， 所以本身就是被PN結(jié)所隔離，即自隔離(self-isolated)；MOSFET晶體管是自隔離，可有較高的密度， 但鄰近的器件會(huì)有寄生效應(yīng)； 7LOCOS 隔離希望場(chǎng)區(qū)的VT大,保證寄生MOSFET的電流小于1pA；增加場(chǎng)區(qū)VT 的方法: 場(chǎng)氧化層增厚:柵氧化層的7-10倍； 增加場(chǎng)氧化區(qū)下面摻雜濃度(Channel-Stop Implant， 溝道阻斷注入)； 8LOCOS隔離工藝氮化硅P型襯底p+p+P型襯底氮化硅p+p+SiO29LOCOS隔離工藝Birds Beak10二、金屬

3、化與多層互連 金屬及金屬性材料在集成電路技術(shù)中的應(yīng)用被稱為金屬化。 按其在集成電路中的功能劃分，金屬材料可分為三大類： MOSFET柵電極材料：早期nMOS集成電路工藝中使用較多的是鋁柵，目前CMOS集成電路工藝技術(shù)中最常用的是多晶硅柵。 互連材料：將芯片內(nèi)的各獨(dú)立元器件連接成具有一定功能的電路模塊。鋁是廣泛使用的互連金屬材料，目前在ULSI中，銅互連金屬材料得到了越來(lái)越廣泛的運(yùn)用。11 接觸材料：直接與半導(dǎo)體接觸，并提供與外部相連的連接點(diǎn)。鋁是一種常用的接觸材料，但目前應(yīng)用較廣泛的接觸材料是硅化物，如鉑硅(PtSi)和鈷硅(CoSi2)等。 集成電路中使用的金屬材料，除了常用的金屬如Al，C

4、u，Pt，W等以外，還包括重?fù)诫s多晶硅、金屬硅化物、金屬合金等金屬性材料。12、集成電路對(duì)金屬化材料特性的要求 與n+，p+硅或多晶硅能夠形成歐姆接觸，接觸電阻小； 長(zhǎng)時(shí)期在較高電流密度負(fù)荷下，抗電遷移性能要好； 與絕緣體（如SiO2）有良好的附著性； 耐腐蝕； 易于淀積和刻蝕； 易于鍵合，而且鍵合點(diǎn)能經(jīng)受長(zhǎng)期工作； 多層互連要求層與層之間絕緣性好，不互相滲透和擴(kuò)散。 13 1.1 鋁是一種經(jīng)常被采用的金屬互連材料，主要優(yōu)點(diǎn)是: 在室溫下的電阻率僅為2.7cm； 與n+、p+硅或多晶硅的歐姆接觸電阻可低至10-6/cm2； 與硅和磷硅玻璃的附著性很好； 經(jīng)過(guò)短時(shí)間熱處理后，與SiO2、Si3N

5、4等絕緣層的黏附性很好； 易于淀積和刻蝕。金屬鋁膜的制備方法 鋁應(yīng)用于集成電路中的互連引線，主要是采用濺射方法制備，淀積速率快、厚度均勻、臺(tái)階覆蓋能力強(qiáng)。 2.1 .1 鋁Al/Si接觸中的幾個(gè)物理現(xiàn)象 (1) Si在Al中的擴(kuò)散 Si在Al中的溶解度比較高，在Al與Si接觸處，在退火過(guò)程中，會(huì)有大量的Si原子溶到Al中。溶解量不僅與退火溫度下的溶解度有關(guān)，還與Si在Al中的擴(kuò)散情況有關(guān)。 在400-500退火溫度范圍內(nèi)，Si在Al薄膜中的擴(kuò)散系數(shù)比在晶體Al中大40倍。這是因?yàn)锳l薄膜通常為多晶，雜質(zhì)在晶界的擴(kuò)散系數(shù)遠(yuǎn)大于在晶粒內(nèi)的擴(kuò)散系數(shù)。 (2) Al與SiO2的反應(yīng)Al與SiO2反應(yīng)對(duì)

6、于Al在集成電路中的應(yīng)用十分重要：Al與Si接觸時(shí)，可以“吃”掉Si表面的自然氧化層，使Al/Si的歐姆接觸電阻降低；Al與SiO2的作用改善了集成電路中Al引線與下面SiO2的黏附性。Al/Si接觸中的尖楔現(xiàn)象寬度為w，厚度為d的鋁引線，與硅接觸的接觸孔面積為A，如圖所示。尖楔現(xiàn)象：由于硅在鋁中的溶解度較大，在Al/Si接觸中，Si在Al膜的晶粒間界中快速擴(kuò)散離開(kāi)接觸孔的同時(shí)，Al也會(huì)向接觸孔內(nèi)運(yùn)動(dòng)、填充因Si離開(kāi)而留下的空間。如果Si在接觸孔內(nèi)不是均勻消耗，Al就會(huì)在某些接觸點(diǎn)，像尖釘一樣楔進(jìn)Si襯底中去，如果尖楔深度大于結(jié)深，就會(huì)使pn結(jié)失效，這種現(xiàn)象就是Al/Si接觸中的尖楔現(xiàn)象。 1

7、、 Al-Si合金 金屬化引線 為了解決Al的尖楔問(wèn)題，在純Al中加入硅至飽和，形成Al-Si合金，代替純Al作為接觸和互連材料。但是，在較高合金退火溫度時(shí)溶解在Al中的硅，冷卻過(guò)程中又從Al中析出。硅從Al-Si合金薄膜中析出是Al-Si合金在集成電路中應(yīng)用的主要限制:2、鋁- 摻雜多晶硅雙層金屬化結(jié)構(gòu) 淀積鋁薄膜之前，先淀積一層重磷或重砷摻雜的多晶硅薄膜，構(gòu)成Al-重磷(砷)摻雜多晶硅雙層金屬化結(jié)構(gòu)。 Al - 摻雜多晶硅雙層金屬化結(jié)構(gòu)已成功地應(yīng)用于nMOS工藝中。3、鋁-阻擋層結(jié)構(gòu)在鋁與硅之間淀積一個(gè)薄金屬層，替代重磷摻雜多晶硅層，阻止鋁與硅之間的作用，從而抑制Al尖楔現(xiàn)象。這層金屬稱為

8、阻擋層。 為了形成好的歐姆接觸，一般采用雙層結(jié)構(gòu)，硅化物作為歐姆接觸，TiN、TaN或WN作為阻擋層。Al/Si接觸中的改進(jìn)2.2.2 Cu作為互連材料 Cu的性質(zhì)與鋁不同，不能采用傳統(tǒng)的以鋁作為互連材料的布線工藝。以Cu作為互連的集成技術(shù)是IC制造技術(shù)進(jìn)入到0.18m及其以下時(shí)代必須面對(duì)的挑戰(zhàn)之一。 對(duì)以Cu作為互連的工藝來(lái)說(shuō)，目前被人們看好并被普遍采用的技術(shù)方案是雙大馬士革(Dual Damascene) (雙鑲嵌)工藝。主要特點(diǎn)：對(duì)任何一層進(jìn)行互連材料淀積的同時(shí)，也對(duì)該層與下層之間的通孔(Via)進(jìn)行填充，而CMP平整化工藝只對(duì)導(dǎo)電金屬層材料進(jìn)行。與傳統(tǒng)的互連工藝相比，工藝步驟得到簡(jiǎn)化，

9、工藝成本也相應(yīng)降低。 利用濺射和CVD方法對(duì)溝槽和通孔進(jìn)行金屬Cu的填充淀積時(shí)，容易形成孔洞，抗電遷移能力差。因此在Cu互連集成工藝中，向通孔和溝槽中填充Cu的工藝，目前普遍采用的是具有良好臺(tái)階覆蓋性、高淀積速率的電鍍或化學(xué)鍍的方法。電鍍法 在電鍍法填充Cu的工藝中，一般是采用CuSO4與H2SiO4的混合溶液作為電鍍液，硅片與外電源的負(fù)極相接，通電后電鍍液中的Cu2+由于受到負(fù)電極的作用被Cu籽晶層吸引，從而實(shí)現(xiàn)了Cu在籽晶層上的淀積。 為了保證高可靠性、高產(chǎn)率及低電阻的通孔淀積，通孔的預(yù)清潔工藝、勢(shì)壘層和籽晶層的淀積工藝，通常需要在不中斷真空的條件下、在同一個(gè)淀積系統(tǒng)中完成。 化學(xué)鍍與電鍍

10、工藝不同的是無(wú)需外接電源，它是通過(guò)金屬離子、還原劑、復(fù)合劑、pH調(diào)節(jié)劑等在需要淀積的表面進(jìn)行電化學(xué)反應(yīng)實(shí)現(xiàn)Cu的淀積。Cu-CVD工藝 盡管利用CVD方法向通孔和溝槽中填充Cu，可靠性比較差，但與電鍍或化學(xué)鍍工藝相比，采用CVD方法與CMOS工藝有更好的工藝兼容性。 因此，優(yōu)化Cu-CVD工藝，發(fā)展無(wú)空洞的厚膜淀積工藝，是Cu-CVD工藝的一個(gè)重要研究?jī)?nèi)容。22三、平坦化 在集成電路制造過(guò)程中，經(jīng)過(guò)多步加工工藝以后，硅片表面已經(jīng)很不平整，特別是在金屬化引線孔邊緣處會(huì)形成很高的臺(tái)階。 臺(tái)階的存在將會(huì)影響淀積薄膜的覆蓋效果，在底角處，薄膜有可能淀積不到，使金屬化引線發(fā)生斷路，從而引起整個(gè)集成電路失

11、效。臺(tái)階還可能導(dǎo)致薄膜淀積生長(zhǎng)過(guò)程中形成空洞。 隨著互連層數(shù)的增加和工藝特征尺寸的縮小，對(duì)硅片表面平整度的要求也越來(lái)超高，金屬層和介質(zhì)層都需要進(jìn)行平坦化處理，以減小或消除臺(tái)階的影響，改善臺(tái)階覆蓋的效果。 23 可以采用一些簡(jiǎn)單的方法改善硅片表面的平整度。 例如，對(duì)真空蒸發(fā)來(lái)說(shuō)，改善臺(tái)階覆蓋的方法，是使用行星旋轉(zhuǎn)式真空淀積裝置，通過(guò)蒸發(fā)源和襯底相對(duì)方向的連續(xù)改變，有效地消除蒸發(fā)死角，從而增加淀積率的均勻性。 也可采用磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)回流，使銳利的臺(tái)階變得平滑，大大改善臺(tái)階覆蓋狀況。 圖(a)是沒(méi)有平坦化圖形； 圖(b)是第一類平坦化技術(shù)，只是使銳利的臺(tái)階改變?yōu)槠交_(tái)階

12、高度沒(méi)有減小； 圖(c)是第二類平坦化技術(shù)，可以使銳利的臺(tái)階變?yōu)槠交?，同時(shí)臺(tái)階高度減小。通過(guò)再淀積一層半平坦化的介質(zhì)層作為覆蓋層，即可達(dá)到這種效果，如在多晶硅上淀積BPSG；平坦化技術(shù) 圖(d)是第三類平坦化技術(shù)，是使局域達(dá)到完全平坦化，使用犧牲層技術(shù)可以實(shí)現(xiàn)局域完全平坦化； 圖(e)是第四類平坦化技術(shù)，是整個(gè)硅片表面平坦化，化學(xué)機(jī)械拋光(CMP)方法就是可實(shí)現(xiàn)整個(gè)硅片平坦化的方法。26四、CMOS工藝 CMOS，全稱Complementary Metal Oxide Semiconductor，即互補(bǔ)金屬氧化物半導(dǎo)體，是一種大規(guī)模應(yīng)用于集成電路芯片制造的原料。采用CMOS技術(shù)可以將成對(duì)的金屬

13、氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（MOSFET）集成在一塊硅片上。27Silicon Substrate P+2um725umSilicon Epi Layer P選擇襯底晶圓的選擇摻雜類型（N或P）電阻率（摻雜濃度）晶向高摻雜(P+)的Si晶圓低摻雜(P)的Si外延層28Silicon Substrate P+Silicon Epi Layer P Pad Oxide熱氧化熱氧化形成一個(gè)SiO2薄層，厚度約20nm高溫，H2O或O2氣氛緩解后續(xù)步驟形成的Si3N4對(duì)Si襯底造成的應(yīng)力29Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideSi

14、3N4淀積Si3N4淀積厚度約250nm化學(xué)氣相淀積(CVD)作為后續(xù)CMP的停止層30Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresist光刻膠成形光刻膠成形厚度約光刻膠涂敷、曝光和顯影用于隔離淺槽的定義31Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresistSi3N4和SiO2刻蝕Si3N4和SiO2刻蝕基于氟的反應(yīng)離子刻蝕(RIE)32Silicon Substrate P+Silicon Epi Layer P-Silicon

15、NitridePhotoresistTransistor Active AreasIsolation Trenches隔離淺槽刻蝕隔離淺槽刻蝕基于氟的反應(yīng)離子刻蝕(RIE)定義晶體管有源區(qū)33Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideTransistor Active AreasIsolation Trenches除去光刻膠除去光刻膠氧等離子體去膠，把光刻膠成分氧化為氣體34Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideFuture PMOS Transistor

16、Silicon DioxideFuture NMOS TransistorNo current can flow through here!SiO2淀積SiO2淀積用氧化物填充隔離淺槽厚度約為，和淺槽深度和幾何形狀有關(guān)化學(xué)氣相淀積(CVD)35Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideFuture PMOS TransistorFuture NMOS TransistorNo current can flow through here!化學(xué)機(jī)械拋光化學(xué)機(jī)械拋光(CMP)CMP除去表面的氧化層到Si3N4層為止36Silicon

17、 Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS Transistor除去Si3N4除去Si3N4熱磷酸(H3PO4)濕法刻蝕，約18037Trench OxideCross SectionBare Silicon平面視圖完成淺槽隔離(STI)38Silicon Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS TransistorPhotoresist光刻膠成形光刻膠成形厚度比較厚，用于阻擋離子注入用于N-阱的定義39Silic

18、on Substrate P+Silicon Epi Layer P-Future NMOS TransistorPhotoresistN- WellPhosphorous (-) Ions磷離子注入磷離子注入高能磷離子注入形成局部N型區(qū)域，用于制造PMOS管40Silicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorN- Well除去光刻膠41PhotoresistSilicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorN- Well光刻膠成形光刻膠成形厚度

19、比較厚，用于阻擋離子注入用于P-阱的定義42Silicon Substrate P+Silicon Epi Layer P-PhotoresistN- WellBoron (+) IonsP- Well硼離子注入高能硼離子注入形成局部P型區(qū)域，用于制造NMOS管硼離子注入43Silicon Substrate P+Silicon Epi Layer P-N- WellP- Well除去光刻膠44Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well退火退火在6001000的H2環(huán)境中加熱修復(fù)離子注入造成的Si表面晶體損傷注入雜質(zhì)的電激活同時(shí)

20、會(huì)造成雜質(zhì)的進(jìn)一步擴(kuò)散快速加熱工藝(RTP)可以減少雜質(zhì)的擴(kuò)散45Trench OxideN- WellP- WellCross Section完成N-阱和P-阱平面視圖46Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well Sacrificial Oxide犧牲氧化層生長(zhǎng)犧牲氧化層生長(zhǎng)厚度約25nm用來(lái)捕獲Si表面的缺陷47Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well除去犧牲氧化層除去犧牲氧化層HF溶液濕法刻蝕剩下潔凈的Si表面48Silicon Substrate P+

21、Silicon Epi Layer P-P- WellN- Well Gate Oxide柵氧化層生長(zhǎng)柵氧化層生長(zhǎng)工藝中最關(guān)鍵的一步厚度210nm要求非常潔凈，厚度精確(1)用作晶體管的柵絕緣層49Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPolysilicon多晶硅淀積多晶硅淀積厚度150300nm化學(xué)氣相淀積(CVD)50Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistChannel LengthPolysilicon光刻膠成形光刻膠成形工藝中

22、最關(guān)鍵的圖形轉(zhuǎn)移步驟柵長(zhǎng)的精確性是晶體管開(kāi)關(guān)速度的首要決定因素使用最先進(jìn)的曝光技術(shù)深紫外光(DUV)光刻膠厚度比其他步驟薄51Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistChannel Length多晶硅刻蝕多晶硅刻蝕基于氟的反應(yīng)離子刻蝕(RIE)必須精確的從光刻膠得到多晶硅的形狀52Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well Gate Oxide Poly Gate Electrode除去光刻膠53Trench OxideN- WellP-

23、WellCross SectionPolysilicon平面視圖完成柵極54Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well Gate Oxide Poly Gate Electrode Poly Re-oxidation多晶硅氧化多晶硅氧化在多晶硅表面生長(zhǎng)薄氧化層用于緩沖隔離多晶硅和后續(xù)步驟形成的Si3N455Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresist光刻膠成形光刻膠成形用于控制NMOS管的銜接注入56Silicon Substrate P+Si

24、licon Epi Layer P-P- WellN- WellPhotoresistArsenic (-) IonsN TipNMOS管銜接注入NMOS管銜接注入低能量、淺深度、低摻雜的砷離子注入銜接注入用于削弱柵區(qū)的熱載流子效應(yīng)57Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN Tip除去光刻膠58Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistN Tip光刻膠成形光刻膠成形用于控制PMOS管的銜接注入59Silicon Substrate P+

25、Silicon Epi Layer P-P- WellN- WellPhotoresistBF2 (+) IonsN TipP TipPMOS管銜接注入低能量、淺深度、低摻雜的BF2+離子注入銜接注入用于削弱柵區(qū)的熱載流子效應(yīng)PMOS管銜接注入60Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN TipP Tip除去光刻膠61Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellSilicon NitrideThinner HereThicker HereN TipP TipP

26、TipSi3N4淀積Si3N4淀積厚度120180nmCVD62Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellSpacer SidewallN TipP TipP TipSi3N4刻蝕Si3N4刻蝕水平表面的薄層Si3N4被刻蝕，留下隔離側(cè)墻側(cè)墻精確定位晶體管源區(qū)和漏區(qū)的離子注入RIE63Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistN TipP Tip光刻膠成形光刻膠成形用于控制NMOS管的源/漏區(qū)注入64Silicon Substrate P+S

27、ilicon Epi Layer P-P- WellN- WellPhotoresistArsenic (-) IonsN+ DrainN+ SourceP TipNMOS管源/漏注入NMOS管源/漏注入淺深度、重?fù)诫s的砷離子注入，形成了重?fù)诫s的源/漏區(qū)隔離側(cè)墻阻擋了柵區(qū)附近的注入65Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP Tip除去光刻膠66Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourcePho

28、toresistP Tip光刻膠成形光刻膠成形用于控制PMOS管的源/漏區(qū)注入67Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellBF2 (+) IonsPhotoresistN+ DrainN+ SourceP+ SourceP+ DrainPMOS管源/漏注入PMOS管源/漏注入淺深度、重?fù)诫s的BF2+離子注入，形成了重?fù)诫s的源/漏區(qū)隔離側(cè)墻阻擋了柵區(qū)附近的注入68Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ SourceP+ D

29、rainLightly Doped “Tips”除去光刻膠和退火除去光刻膠和退火用RTP工藝，消除雜質(zhì)在源/漏區(qū)的遷移69Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacer平面視圖完成晶體管源/漏極，電子器件形成70Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ Source除去表面氧化物除去表面氧化物在HF溶液中快速浸泡，使柵、源、漏區(qū)的Si暴露出來(lái)71Si

30、licon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceTitaniumTi淀積Ti淀積厚度2040nm濺射工藝Ti淀積在整個(gè)晶圓表面72Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceTitanium SilicideUnreacted TitaniumTiSi2形成TiSi2形成RTP工藝，N2氣氛，800在Ti和Si接觸的區(qū)域，形成TiSi2其他區(qū)

31、域的Ti沒(méi)有變化稱為自對(duì)準(zhǔn)硅化物工藝(Salicide)73Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceTitanium SilicideTi刻蝕Ti刻蝕NH4OH+H2O2濕法刻蝕未參加反應(yīng)的Ti被刻蝕TiSi2保留下來(lái)，形成Si和金屬之間的歐姆接觸74Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGBPSG淀積硼磷硅玻璃(BP

32、SG)淀積CVD，厚度約1umSiO2并摻雜少量硼和磷改善薄膜的流動(dòng)性和禁錮污染物的性能這一層絕緣隔離器件和第一層金屬75Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGBPSG拋光硼磷硅玻璃(BPSG)拋光CMP在BPSG層上獲得一個(gè)光滑的表面76Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGPhotoresist光刻膠成

33、形光刻膠成形用于定義接觸孔(Contacts)這是一個(gè)關(guān)鍵的光刻步驟77Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGPhotoresist接觸孔刻蝕接觸孔刻蝕基于氟的RIE獲得垂直的側(cè)墻提供金屬和底層器件的連接78Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSG除去光刻膠79Silicon Substrate P+Sili

34、con Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGTitanium NitrideTiN淀積TiN淀積厚度約20nm濺射工藝有助于后續(xù)的鎢層附著在氧化層上80Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGTitanium NitrideTungsten鎢淀積鎢淀積CVD厚度不少于接觸孔直徑的一半填充接觸孔81Silicon Substrate P+Silicon Epi L

35、ayer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact Plug鎢拋光鎢拋光CMP除去表面的鎢和TiN留下鎢塞填充接觸孔82Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacerContact平面視圖完成接觸孔，多晶硅上的接觸孔沒(méi)有出現(xiàn)在剖面圖上83Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ D

36、rainP+ SourceBPSGW Contact PlugMetal1Ti (200) - electromigration shuntTiN (500) - diffusion barrierAl-Cu (5000) - main conductorTiN (500) - antireflective coatingMetal1淀積第一層金屬淀積(Metal1)實(shí)際上由多個(gè)不同的層組成濺射工藝84Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Con

37、tact PlugMetal1Photoresist光刻膠成形光刻膠成形用于定義Metal1互連85Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1PhotoresistMetal1刻蝕Metal1刻蝕基于氯的RIE由于Metal1由多層金屬組成，所以需要多個(gè)刻蝕步驟86Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ Dr

38、ainP+ SourceBPSGW Contact PlugMetal1除去光刻膠87Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacerContactMetal1平面視圖完成第一層互連88Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1IMD淀積金屬間絕緣體(IMD)淀積未摻雜的SiO2連續(xù)的

39、CVD和刻蝕工藝，厚度約1um填充在金屬線之間，提供金屬層之間的絕緣隔離89Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1IMD拋光IMD拋光CMP90Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1Photoresist光刻膠成

40、形光刻膠成形用于定義通孔(Vias)91Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1PhotoresistIMD1通孔刻蝕通孔刻蝕基于氟的RIE，獲得垂直的側(cè)墻提供金屬層之間的連接92Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1除去

41、光刻膠93TungstenSilicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugTiN和鎢淀積TiN和鎢淀積同第一層互連94Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via Plug鎢和TiN拋光鎢和Ti

42、N拋光同第一層互連95Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacerContactMetal1Via1平面視圖完成通孔96Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugMetal2Metal2淀積Metal2淀積類似于Metal1厚度和寬度增加，連接更長(zhǎng)的距離，承載

43、更大的電流97Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1PhotoresistIMD1 W Via PlugMetal2光刻膠成形光刻膠成形相鄰的金屬層連線方向垂直，減小層間的感應(yīng)耦合98Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1Pho

44、toresistIMD1 W Via PlugMetal2Metal2刻蝕Metal2刻蝕類似于Metal199Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugMetal2除去光刻膠100Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacerContactMetal1Via1

45、Metal2平面視圖完成第二層互連，后面的剖面圖將包括右上角的壓焊點(diǎn)101Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugPassivationMetal2鈍化層淀積鈍化層淀積多種可選的鈍化層，Si3N4、SiO2和聚酰亞胺等保護(hù)電路免受刮擦、污染和受潮等102Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugPassivationBond PadPoly GateGate OxideSilicideSpacerMetal2鈍化層成形鈍化層成形壓焊點(diǎn)打開(kāi)，提供外界對(duì)芯片的電接觸103Cross SectionTrench OxideN+ Source/DrainP+ Source/DrainSpacerContactMetal1PolysiliconVia1+5V SupplyVOUT